特許
J-GLOBAL ID：200903069318143973
ディジタルPLL回路
発明者：
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出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-235157
公開番号（公開出願番号）：特開平8-097715
出願日： 1994年09月29日
公開日（公表日）： 1996年04月12日
要約：
【要約】【目的】ロックレンジに影響することなくジッタを低減するとともに、クロックツリーの遅延値の制限を大幅に緩和する。【構成】可変遅延回路100が遅延選択信号Zの上位ビットの信号X対応ステップで遅延調整する可変遅延回路101と、信号Zの下位ビットの信号Y対応ステップで遅延微調整する遅延微調整回路102と、信号TGOの供給に応答して信号Zを取込み信号X,Yを発生するラッチ105と、信号TGOを発生するタイミング調整回路106とを備える。アップダウンカウンタ200がカウンタ107と、信号RCK,CV,UDBの供給を受けアップダウンカウンタ104のカウント動作を許可するイネーブル信号ENと位相比較信号UDB対応の信号MUDBとシーケンスSE1〜SE5を指定するシーケンス信号S1〜S5とカウント動作信号CTを発生するシーケンス制御回路108とを備える。
請求項（抜粋）：
予め定めた周波数の基準クロック信号を遅延選択信号対応の量子化ステップ毎の遅延時間で遅延し遅延信号を発生する可変遅延回路と、前記遅延信号の供給に応答して所定の出力信号対応の帰還クロック信号を発生するクロックツリー回路と、前記基準信号と前記帰還信号とを位相比較して位相比較信号を発生する位相比較器と、前記位相比較信号の第1および第2の各々のレベルに対応してそれぞれアップおよびダウン計数を行い前記第1の遅延選択信号を発生するアップダウンカウンタとを備えるディジタルPLL回路において、前記可変遅延回路が前記遅延選択信号の上位ビットから成る第1の遅延選択信号対応の第1の量子化ステップ毎の遅延時間で遅延し第1の遅延信号を発生する粗可変遅延回路と、前記第1の遅延信号の供給を受け前記遅延選択信号の下位ビットから成る第2の遅延選択信号対応の前記第1の量子化ステップより小さい第2の量子化ステップで遅延時間を微調整して第2の遅延信号を発生する遅延微調整回路と、遅延切替タイミング信号の供給に応答して前記遅延選択信号を取込み前記第1および第2の遅延選択信号を発生するラッチ回路と、前記アップダウンカウンタのカウント動作対応のカウント動作信号の供給に応答して前記遅延信号に同期して前記遅延切替タイミング信号を発生するタイミング調整回路とを備え、前記アップダウンカウンタが前記アップダウン計数を実行するアップダウンカウンタ回路と、リセット信号と前記基準クロック信号との供給を受けカウント信号を発生する第1のカウンタと、前記基準クロック信号と前記カウント信号と前記位相比較信号との供給を受け前記アップダウンカウンタ回路のカウント動作を許可する動作イネーブル信号と前記位相比較信号対応のアップダウン信号と予め定めた前記カウント動作のシーケンスを指定するシーケンス信号とを発生して前記アップダウンカウンタ回路に供給するとともに前記カウント動作信号を発生するシーケンス制御回路とを備えることを特徴とするディジタルPLL回路。
IPC (2件)：
FI (2件)：
H03L 7/06 J
, H04L 7/02 B
