特許
J-GLOBAL ID：200903069325534309
半導体集積回路
発明者：
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出願人/特許権者：
代理人 (1件)：
吉田 研二 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-026784
公開番号（公開出願番号）：特開平6-244235
出願日： 1993年02月16日
公開日（公表日）： 1994年09月02日
要約：
【要約】【目的】 簡単な構成の変更のみで半導体チップサイズを縮小する。【構成】 P形基板11上にはN+ 拡散層12が形成されFETを形成している。N+ 拡散層12からはアルミ配線14が引き出され、酸化膜13によりP形基板11と絶縁隔離されてチップ外端部方向へと延びている。このアルミ配線14の上部には、チップ外端部近傍でアルミ配線14と接続された第2のアルミ配線15が設けられ、絶縁性の層間膜21により絶縁隔離されつつ、上記FET形成領域方向に折り返されるように延びている。層間膜21としては、例えばSiO2 又はSiN等の窒化物が用いられる。第2のAl配線15及び層間膜2の上部には、出力パッド18の部分を除きチップ全体を覆うようにして絶縁性の保護膜16が設けられている。
請求項（抜粋）：
ロジック回路やドライバ回路等の回路と、これらの回路への入力信号を入力するための入力パッドと、これらの回路からの出力信号を出力するための出力パッドと、を有する半導体集積回路において、前記ロジック回路やドライバ回路等の回路領域上に絶縁性の層間膜を設け、該層間膜上に前記入力パッド及び出力パッドを設けたことを特徴とする半導体集積回路。
IPC (2件)：
H01L 21/60 301
, H01L 21/82
