特許
J-GLOBAL ID：200903069343063844
強誘電体不揮発性トランジスタおよびその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
山本 秀策
公報種別：公開公報
出願番号（国際出願番号）：特願平11-211923
公開番号（公開出願番号）：特開2000-150812
出願日： 1999年07月27日
公開日（公表日）： 2000年05月30日
要約：
【要約】 (修正有)【課題】 アライメント許容値δを有するリソグラフィ技術を用いて、強誘電メモリトランジスタの製造効率を改善する方法を提供する。【解決手段】 強誘電体ゲート部構成用のSi基板42を調整し、基板中にp-ウェル44を形成するためBイオンを注入する。次に基板上の複数のデバイス領域を隔離して、FEゲートスタック54周囲構造体を形成し、ゲート領域中で基板を露出するように幅L1の開口部を形成するためにFEゲートスタック周囲構造体をエッチングする。露出基板上に厚さ約10〜40nmのPSG酸化物をCVD法で堆積し、ゲート領域上に幅L2(L2>L1+2δ)のFEゲートスタックを形成する。構造体上に第1絶縁層62を堆積し、As、Pをイオン注入し600〜1000°Cで焼鈍してn+ソース領域64とn+ドレイン領域66を形成した後、CVD法で第2絶縁層72を堆積し、前記構造体を金属化する。
請求項（抜粋）：
アライメント許容値δを有するリソグラフィー加工を使用して強誘電体メモリトランジスタを製造する方法であって、強誘電体ゲート部を構成するためのシリコン基板を調製する工程と、該基板中にp-ウェルを形成するためにボロンイオンを注入する工程と、該基板上の複数のデバイス領域を隔離する工程と、FEゲートスタック周囲構造体を形成する工程と、ゲート領域中において該基板を露出するように幅L1を有する開口部を形成するために該FEゲートスタック周囲構造体をエッチングする工程と、CVDによって、該露出された基板上に厚さ約10nm〜40nmになるように酸化物を堆積する工程と、該ゲート領域上にFEゲートスタックを形成する工程であって、該FEゲートスタックが幅L2を有し、L2≧L1+2δである、工程と、該構造体上に第1絶縁層を堆積する工程と、ソース領域およびドレイン領域を形成するために砒素またはリンイオンを注入する工程と、該構造体を焼きなます工程と、CVDによって、第2絶縁層を堆積する工程と、該構造体を金属化する工程と、を包む方法。
IPC (4件)：
H01L 27/10 451
, H01L 21/8247
, H01L 29/788
, H01L 29/792
H01L 27/10 451
, H01L 29/78 371
