特許

J-GLOBAL ID：200903069357545817

順序回路

発明者： 道関 隆国 ,  松谷 康之 ,  武藤 伸一郎 ,  山田 順三
出願人/特許権者： 日本電信電話株式会社
代理人 (1件)： 山川 政樹
公報種別：公開公報
出願番号（国際出願番号）：特願平6-077926
公開番号（公開出願番号）：特開平7-271477
出願日： 1994年03月25日
公開日（公表日）： 1995年10月20日
要約：

【要約】【目的】 消費電力を低減するために確実で安定したパワーダウン動作を実施することができる順序回路を提供する。【構成】 パワーダウン終了時には、パワーダウン制御信号PD1,PD1NによりMOSFETQ20A,Q20Bがそれぞれ導通状態に制御されて、ラッチ回路20へ電源供給が再開されてラッチ動作が復旧され、その後パワーダウン制御信号PD2,PD2NによりMOSFETQ10C,Q10Dがそれぞれ導通状態に制御されて、クロック保持回路10に電源供給が再開され、パワーダウン開始直前に保持された内部信号CK,CKNが解除され、クロック信号CLKに基づく新たな内部信号CK,CKNが生成され、ラッチ回路20へ供給される。

請求項（抜粋）：

通常動作時にはクロック信号に基づき所定の内部信号を生成し、第1のパワーダウン制御信号により示される第1のパワーダウン期間の開始に応じて直前の内部信号を保持し、前記第1のパワーダウン期間の終了に応じて内部信号の保持を解除するクロック保持回路と、通常動作時には前記内部信号に応じてラッチ動作し、前記第1のパワーダウン期間の開始に応じて直前の内部動作状態を保持するとともに電源供給を遮断することによりラッチ動作を停止し、前記第1のパワーダウン期間の終了に応じて電源供給を復旧してラッチ動作を再開するラッチ回路とを有する順序回路において、前記クロック保持回路は、前記第1のパワーダウン制御信号より遅延する第2のパワーダウン制御信号により示される第2のパワーダウン期間の終了に応じて内部信号の保持を解除するようにしたことを特徴とする順序回路。