特許
J-GLOBAL ID：200903069384988674
データ処理システム
発明者：
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出願人/特許権者：
代理人 (1件)：
玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願平11-102119
公開番号（公開出願番号）：特開2000-293983
出願日： 1999年04月09日
公開日（公表日）： 2000年10月20日
要約：
【要約】【課題】 データ処理システムにおけるメモリアクセスを高速化する。【解決手段】 メモリコントローラ(113)とキャッシュ保持機構を有するメモリ(200)のそれぞれに、TAGの判定手段(103,203)を設ける。メモリのキャッシュ保持機構は、メモリセルアレイ(20)と共に、メモリセルアレイの記憶情報の一部をサブセットとして保有可能な一時記憶部(21)を有する構成である。前記判定手段は、前記一時記憶部に存在する情報のアドレスに前記プロセッサが要求するアクセスアドレスがヒットするか否かを判定する。キャッシュ保持機構のヒット判定をメモリコントローラとメモリの双方で行うことにより、判定結果に応答するプロセッサへの通知、メモリにおけるキャッシュ保持機構を用いるアクセス動作、を高速化できる。
請求項（抜粋）：
プロセッサと、前記プロセッサに接続されたメモリと、前記プロセッサ及びメモリに接続されたメモリコントローラとを有し、前記メモリは、メモリセルアレイと、前記メモリセルアレイの記憶情報の一部をサブセットとして保有可能な一時記憶部と、前記一時記憶部に存在する情報のアドレスに前記プロセッサが要求するアクセスアドレスがヒットするか否かを判定する第1の判定手段とを有し、前記第1の判定手段による判定結果に応じたメモリ動作を行い、前記メモリコントローラは、前記プロセッサからのメモリアクセスの指示に従って、前記一時記憶部に存在する情報のアドレスに前記プロセッサが要求するアクセスアドレスがヒットするか否かを判定する第2の判定手段を有し、前記第2の判定手段による判定結果に応ずる情報を前記プロセッサに与えると共に、前記メモリにアクセス制御情報を供給するものである、ことを特徴とするデータ処理システム。
IPC (2件)：
FI (2件)：
G11C 11/34 371 Z
, G06F 12/08 E
5B005JJ11
, 5B005KK05
, 5B005KK12
, 5B005MM01
, 5B005MM51
, 5B005NN31
, 5B005RR01
, 5B005UU16
, 5B005UU24
, 5B024AA15
, 5B024BA29
, 5B024CA15
