特許

J-GLOBAL ID：200903069411198044

時計内蔵型半導体集積回路装置

発明者： 前野 秀史
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 田澤 博昭 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-088483
公開番号（公開出願番号）：特開平10-283774
出願日： 1997年04月07日
公開日（公表日）： 1998年10月23日
要約：

【要約】【課題】 待機時にDRAMのデータを保持するには第2の発振回路を発振させておく必要があり、待機時の低消費電力化が求められる課題があった。【解決手段】 待機時と通常動作時に応じて選択回路および第2の発振回路を制御し、前記待機時には常時動作している第1の発振回路の出力側の信号を選択するとともに、前記第2の発振回路における前記システム用クロック信号の発振を制御することにより当該システム用クロック信号の発振を停止させ、前記第1の発振回路の出力側の信号をDRAM制御手段へシステム用クロック信号として供給するシステム用クロック出力制御手段を備える。

請求項（抜粋）：

各種データを記憶するためのDRAM、計時動作を行うための計時用クロック信号を常時出力する第1の発振回路、該第1の発振回路が出力した前記計時用クロック信号をもとに時刻情報を生成する時計回路、システム用クロック信号を出力する第2の発振回路、および待機時と通常動作時に応じて前記DRAMのリフレッシュを含む制御を行うDRAM制御手段を備えた時計内蔵型半導体集積回路装置において、前記第1の発振回路の出力側の信号または前記第2の発振回路の出力のうちのいずれか一方を選択する選択回路と、前記待機時と前記通常動作時に応じて前記選択回路および前記第2の発振回路を制御し、待機時には前記選択回路により前記第1の発振回路の出力側の信号を選択するとともに、前記第2の発振回路における前記システム用クロック信号の発振を制御することにより当該システム用クロック信号の発振を停止させ、前記選択した前記第1の発振回路の出力側の信号を前記DRAM制御手段へシステム用クロック信号として供給するシステム用クロック出力制御手段と、前記システム用クロック信号をもとに動作する前記DRAM制御手段により制御され、前記待機時に前記DRAMへ供給するリフレッシュ用のアドレス信号と前記通常動作時に前記DRAMへ供給するアドレス信号とを切り替えるアドレス選択回路とを備えたことを特徴とする時計内蔵型半導体集積回路装置。

IPC (3件)：

G11C 11/406 ,  G04G 1/00 308 ,  G04G 3/00

FI (3件)：

G11C 11/34 363 L ,  G04G 1/00 308 ,  G04G 3/00 J