特許
J-GLOBAL ID：200903069434511475
不揮発性半導体記憶装置の製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
則近 憲佑
公報種別：公開公報
出願番号（国際出願番号）：特願平4-145216
公開番号（公開出願番号）：特開平5-343693
出願日： 1992年06月05日
公開日（公表日）： 1993年12月24日
要約：
【要約】【目的】 セル消去特性のばらつきの少ないトンネル電流消去型EPROMの製造方法を提供する。【構成】 SAS技術におけるフィールド酸化膜除去のの為の選択エッチングの際、ポリマーが発生するエッチング条件を用い、このポリマーを2層ゲート側壁に付着させ、ソース, ゲート境界部を保護する。これにより、ソースとゲート下チャネル部との境界で、シリコン基板表面の段差の発生を防ぐ。【効果】 ソースとゲート下チャネル部との境界で、シリコン基板表面に段差があると、ゲートバーズビークが発生し、セル消去特性をばらつかせる。段差の発生が防止された事により、セル消去特性のばらつきの少ないトンネル電流消去型EPROMの製造が可能となった。
請求項（抜粋）：
半導体基板表面上に互いに離間して延在する複数の帯状の第1絶縁膜を形成する工程と、この複数の第1絶縁膜の間に延在する前記第1絶縁膜より薄い第2絶縁膜を形成する工程と、前記第1並びに第2絶縁膜の形成方向に直交して前記第1並びに第2絶縁膜上で互いに離間して延在する複数の帯状の第1導体層を形成する工程と、前記第1導体層上に第3絶縁膜を形成する工程と、前記第3絶縁膜上に前記第1導体層と同一の幅を有する第2導体層を設けることにより互いに離間する複数の帯状ゲート部を形成する工程と、全面に第1レジストを塗布し、前記帯状ゲート部上に境界を有し隣接する前記帯状ゲート部間を露出する如くパターニングする工程と、前記複数の帯状ゲート部間に露出された前記第1並びに第2絶縁膜を除去する工程であって、前記第1並びに第2絶縁膜除去の際、同時に前記複数の帯状ゲート部側壁にポリマを堆積せしめつつ、付随して除去される前記第2絶縁膜下の前記半導体基板表面のうち前記複数の帯状ゲート部近傍部分を残存せしめるごとく前記第1並びに第2絶縁膜を除去し、前記複数の帯状ゲート部近傍で前記第2絶縁膜下に存在した前記半導体基板表面に段部を形成する工程と、前記段部並びに前記複数の帯状ゲート部を含め全面に第4絶縁膜を形成する工程とを具備することを特徴とする不揮発性半導体記憶装置の製造方法。
IPC (2件)：
H01L 29/788
, H01L 29/792
