特許
J-GLOBAL ID:200903069451886130

位置合わせマークを用いた配線層の形成方法

発明者:
出願人/特許権者:
代理人 (1件): 鈴江 武彦
公報種別:公開公報
出願番号(国際出願番号):特願平4-060833
公開番号(公開出願番号):特開平5-267336
出願日: 1992年03月18日
公開日(公表日): 1993年10月15日
要約:
【要約】【目的】位置合わせマークを用い且つ断線のない配線層を形成する。【構成】MOSトランジスタの素子分離領域3を形成する際に、マーク形成用の厚い酸化膜6を形成しておく。ソース14、ドレイン15、ゲート11に対応して層間絶縁膜16にコンタクトホール20、21を形成する際に、酸化膜6に到達する開口部22を形成する。次に、コンタクトホール20、21内にW膜24、25を選択成長させる。この際、開口部22は底部が酸化膜面からなるため、W膜は成長しない。次に、Al膜29を形成する。コンタクトホール20、21を埋め込むW膜24、25は配線の断線や接続不良を防ぐ。マーク用開口部22はAl膜29に凹みを形成し、位置合わせマークとして機能する。
請求項(抜粋):
第1導電体層と、下面が上記第1導電体層の上面よりも下にある第1絶縁膜と、上記第1導電体層及び上記第1絶縁膜上に形成された第2絶縁膜と、上記第2絶縁膜上に形成された配線層と、を具備する半導体デバイスの製造プロセスにおける上記配線層の形成方法であって、上記第1導電体層の上面に至るように上記第2絶縁膜にコンタクトホールを形成する工程と、上記コンタクトホール形成と同工程で上記コンタクトホールと概ね同じ深さを有するマーク用開口部を、上記第1絶縁膜内に至るように上記第2絶縁膜に形成する工程と、上記第1導電体層の上面に選択成長により第2導電体層を形成し、上記コンタクトホールを上記第2導電体層で埋め込む工程と、上記第2絶縁膜と上記第2導電体層の上面を平坦化する工程と、上記第2絶縁膜、上記第2導電体層、及び上記マーク用開口部内の上記第1絶縁膜上に導電性の配線材料膜を形成する工程と、上記マーク用開口部における上記配線材料膜の凹みをマスクとの位置合わせマークとして使用して上記配線材料膜をパターニングし、上記配線層を形成する工程と、を具備する方法。
IPC (3件):
H01L 21/336 ,  H01L 29/784 ,  H01L 21/3205
FI (3件):
H01L 29/78 301 P ,  H01L 21/88 B ,  H01L 29/78 301 R

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