特許

J-GLOBAL ID：200903069472645680

回路素子の実装構造

発明者： 須崎 秀史
出願人/特許権者： 株式会社村田製作所
代理人 (1件)： 五十嵐 清
公報種別：公開公報
出願番号（国際出願番号）：特願平5-172531
公開番号（公開出願番号）：特開平7-078902
出願日： 1993年06月18日
公開日（公表日）： 1995年03月20日
要約：

【要約】【目的】 回路素子の実装状態で接地導体のインピーダンスの小さい、回路性能の優れた回路素子の実装構造を提供する。【構成】 内部に導体層3を有する多層基板1の中央部にキャビティ2を形成する。このキャビティ2の周囲部に第1の導体層3と第2の導体層10A〜10Dを階層的に露出形成する。前記第1の導体層3を接地導体15とし、第2の導体層10A〜10Bを信号導体として、回路素子21の接地端子16A〜16,18A〜18Dを接地導体15をボンディングワイヤ23で接続し、信号端子17A〜17Dと信号導体10A〜10Dとを同様にボンディングワイヤ23で接続し、良好な接地を行う。

請求項（抜粋）：

回路素子が回路基板に実装され、回路素子の接地端子が回路基板の接地導体に、回路素子の信号端子が回路基板の信号導体にそれぞれ接続されている回路素子の実装構造において、前記回路基板は内部に1層以上の導体層を有する多層基板により構成され、この多層基板にはキャビティが設けられ、このキャビティ内に回路素子が実装されており、キャビティの周囲部に第1の導体層と第2の導体層が階層的に露出形成され、その一方側の導体層を接地導体とし、他方側の導体層はパターン形成して信号導体としたことを特徴とする回路素子の実装構造。

IPC (3件)：

H01L 23/12 ,  H01L 21/60 301 ,  H05K 1/18

FI (2件)：

H01L 23/12 E ,  H01L 23/12 W