特許

J-GLOBAL ID：200903069482283433

半導体集積回路

発明者： 伊藤 由人 ,  寺脇 進
出願人/特許権者： 富士通株式会社 ,  富士通ヴィエルエスアイ株式会社
代理人 (1件)： 恩田 博宣
公報種別：公開公報
出願番号（国際出願番号）：特願平5-101538
公開番号（公開出願番号）：特開平6-311015
出願日： 1993年04月27日
公開日（公表日）： 1994年11月04日
要約：

【要約】【目的】本発明は出力信号レベルを安定化させるとともに、動作速度を向上させ得るレベル変換回路を提供することを目的とする。【構成】ECLレベルの入力信号INが入力されるECL入力部3と、ECL入力部3の出力信号をCMOSレベルの出力信号にレベル変換して出力するレベル変換部4とからなり、レベル変換部4は高電位側電源Vccと出力端子To との間に接続されたトランジスタTr17 と、低電位側電源VEEと出力端子To との間に接続されたトランジスタTr18 とのいずれか一方をオンさせることにより、出力信号OUTを出力する。そして、出力端子To と低電位側電源VEEとの間に抵抗R7が接続される。また、出力端子To と高電位側電源Vccとの間に抵抗R7が接続される。

請求項（抜粋）：

ECLレベルの入力信号(IN)が入力されるECL入力部(3)と、前記ECL入力部(3)の出力信号をCMOSレベルの出力信号にレベル変換して出力するレベル変換部(4)とからなり、前記レベル変換部は高電位側電源(Vcc)と出力端子(To )との間に接続されたプルアップ側出力トランジスタ(Tr17 )と、低電位側電源(VEE)と出力端子(To )との間に接続されたプルダウン側出力トランジスタ(Tr18 )とのいずれか一方をオンさせることにより、CMOSレベルの出力信号(OUT)を出力する半導体集積回路であって、前記出力端子(To )と低電位側電源(VEE)との間に抵抗(R7)を接続したことを特徴とする半導体集積回路。

IPC (2件)：

H03K 19/0175 ,  H01L 27/06

FI (2件)：

H03K 19/00 101 A ,  H01L 27/06 321 G