特許

J-GLOBAL ID：200903069484238141

テストパタン生成方法及び遅延検証方法

発明者： 岡田 崇 ,  庄内 亨 ,  鈴木 敬 ,  内部 こなぎ
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平7-175808
公開番号（公開出願番号）：特開平9-026986
出願日： 1995年07月12日
公開日（公表日）： 1997年01月28日
要約：

【要約】【目的】予め指定されたパスの活性化を行うテストパタンを容易に生成する方法を提供する。【構成】論理回路記述、素子遅延情報、パス指定情報を入力として、素子の出力値を設定し、前記素子と出力値から入力値を決定し、矛盾があるか否かを調べていくことにより、指定したパスを活性化させるようなテストパタンを生成する。また、上記テストパタン生成方法で遅延時間不良パスが活性化するか否かを判定し、活性化するパスについてのみ対策を行う。

請求項（抜粋）：

論理回路記述、素子遅延情報、パス指定情報を入力として、前記回路の指定パスを活性化するテストパタン生成方法において、初期設定手段によってパステーブルの初期値を設定し、入力値決定手段によって前記素子の入力値を決定し、矛盾チェック手段によって前記入力値が矛盾するか否かを判定し、パス決定手段によって次のパスの設定とテストパタン生成終了か否かを判定し、生成結果を出力することを特徴とするテストパタン生成方法。

IPC (6件)：

G06F 17/50 ,  G01R 31/3183 ,  G06F 11/22 310 ,  G06F 11/22 ,  G06F 11/25 ,  H01L 21/66

FI (7件)：

G06F 15/60 670 ,  G06F 11/22 310 H ,  G06F 11/22 310 B ,  H01L 21/66 J ,  G01R 31/28 Q ,  G06F 11/26 310 ,  G06F 15/60 668 A