特許

J-GLOBAL ID：200903069485194709

チップアウトラインバンド構造体

発明者： フェデリコ ピオ ,  パオラ ズリアーニ ,  ロレンゾ フラティン
出願人/特許権者： エスティーマイクロエレクトロニクスエス.アール.エル.
代理人 (1件)： 杉村 暁秀 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-006540
公開番号（公開出願番号）：特開2000-208721
出願日： 2000年01月14日
公開日（公表日）： 2000年07月28日
要約：

【要約】【課題】 チップアウトラインバンド(COB)構造体を電磁界内で動作させた場合、このCOB構造体が妨害素子とならないようにする。【解決手段】 第1導電型の半導体基板(1)を有する半導体チップ内に集積化される集積回路に用いるチップアウトラインバンド(COB)構造体であって、前記半導体基板は集積回路の共通基準電位(GND)にバイアスされ、前記チップアウトラインバンド構造体は、前記基板(1)の周囲に沿ってこの基板内に形成されているほぼ環状の領域(3;30)と、このほぼ環状の領域(3;30)上に重畳され、且つこのほぼ環状の領域に接触している少なくとも1つの環状導体領域(40,60)とを有している当該チップアウトラインバンド構造体において、前記ほぼ環状の領域(3,30)が前記共通基準電位(GND)の点に電気的に接続されている。

請求項（抜粋）：

第1導電型の半導体基板(1)を有する半導体チップ内に集積化される集積回路に用いるチップアウトラインバンド(COB)構造体であって、前記半導体基板は集積回路の共通基準電位(GND)にバイアスされ、前記チップアウトラインバンド構造体は、前記基板(1)の周囲に沿ってこの基板内に形成されているほぼ環状の領域(3;30)と、このほぼ環状の領域(3;30)上に重畳され且つこのほぼ環状の領域に接触している少なくとも1つの環状導体領域(40,60)とを有している当該チップアウトラインバンド構造体において、前記ほぼ環状の領域(3,30)が前記共通基準電位(GND)の点に電気的に接続されていることを特徴とするチップアウトラインバンド構造体。

IPC (2件)：

H01L 27/04 ,  H01L 21/822

FI (2件)：

H01L 27/04 B ,  H01L 27/04 A