特許

J-GLOBAL ID：200903069496463094

半導体試験装置

発明者： 伊藤 正幸
出願人/特許権者： 株式会社アドバンテスト
公報種別：公開公報
出願番号（国際出願番号）：特願平10-264414
公開番号（公開出願番号）：特開2000-097998
出願日： 1998年09月18日
公開日（公表日）： 2000年04月07日
要約：

【要約】【課題】 本発明は、システムLSIの試験が短時間でできる半導体試験装置を提供する。【解決手段】 ロジック部の試験パターン発生器と、メモリ部の試験パターン発生器と、アナログ部の試験ユニットとを備えて、システムLSIを試験する半導体試験装置において、ロジック部の前記試験パターン発生器を制御して、ロジック部の試験を実行する第1のCPUと、メモリ部の前記試験パターン発生器を制御して、メモリ部の試験を実行する第2のCPUと、アナログ部の前記試験ユニットを制御して、アナログ部の試験を実行する第3のCPUと、前記第1のCPUと、第2のCPUと、第3のCPUとを制御するテスタプロセッサとを具備して、システムLSIのロジック部と、メモリ部と、アナログ部とを同時に試験する解決手段。

請求項（抜粋）：

ロジック部の試験パターン発生器と、メモリ部の試験パターン発生器と、アナログ部の試験ユニットとを備えて、システムLSIを試験する半導体試験装置において、ロジック部の前記試験パターン発生器を制御して、ロジック部の試験を実行する第1のCPUと、メモリ部の前記試験パターン発生器を制御して、メモリ部の試験を実行する第2のCPUと、アナログ部の前記試験ユニットを制御して、アナログ部の試験を実行する第3のCPUと、前記第1のCPUと、第2のCPUと、第3のCPUとを制御するテスタプロセッサと、を具備して、システムLSIのロジック部と、メモリ部と、アナログ部とを同時に試験することを特徴とした半導体試験装置。

IPC (3件)：

G01R 31/28 ,  G01R 31/316 ,  G11C 29/00 675

FI (4件)：

G01R 31/28 H ,  G11C 29/00 675 L ,  G01R 31/28 B ,  G01R 31/28 C

Fターム (11件)：

2G032AA09 ,  2G032AB01 ,  2G032AE08 ,  2G032AE12 ,  2G032AG02 ,  2G032AH07 ,  2G032AK01 ,  2G032AL18 ,  5L106AA00 ,  5L106DD22 ,  5L106DD25