特許

J-GLOBAL ID：200903069508062449

半導体記憶装置

発明者： 中川 宏 ,  大石 貫時
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平9-254987
公開番号（公開出願番号）：特開平11-097633
出願日： 1997年09月19日
公開日（公表日）： 1999年04月09日
要約：

【要約】【課題】 内部IOバス長のばらつきを小さくし、かつ配線負荷を最小限に抑えてアクセスの高速化を実現することができる半導体記憶装置を提供する。【解決手段】 54ピンのLOCによるTSOP構造の半導体記憶装置であって、4つのバンクBank0〜3からなる64MビットのSDRAMの半導体チップにおいて、メモリマットのIO割り付けに内部IOバスの配置を考慮し、2分割された右側のバンクBank0では右端部から0〜Cの順に、左側のバンクBank0では右端部から4〜8の順にそれぞれIO割り付けを行い、バンクBank1〜3も同様に行われる。さらに、上側の2分割された右側のバンクBank0の0〜Cは右側のバンクBank2の0〜Cに、左側のバンクBank0の4〜8は左側のバンクBank2の4〜8にそれぞれ対応して内部IOバスIObusにより接続し、下側のバンクBank1,3も同様に接続される。

請求項（抜粋）：

メモリマットとその周辺回路とが形成された半導体チップと、この半導体チップのボンディングパッドに一端が接続され、他端が外部端子となるリードフレームとを有する半導体記憶装置であって、前記リードフレームの各外部端子の配列に合わせて前記半導体チップ上の各ボンディングパッドの配列を決定し、これらのボンディングパッドの配列に合わせて、各ボンディングパッドと対応するメモリマットのIO線とを接続する各内部IOバスの配線長を均一化するように前記メモリマットのIO割り付けを行うことを特徴とする半導体記憶装置。

IPC (2件)：

H01L 27/10 311 ,  G11C 11/401

FI (2件)：

H01L 27/10 311 ,  G11C 11/34 371 K