特許

J-GLOBAL ID：200903069515583667

半導体パッケージ及びその製造方法

発明者： 成田 宜隆
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 平田 忠雄
公報種別：公開公報
出願番号（国際出願番号）：特願平11-082989
公開番号（公開出願番号）：特開2000-277559
出願日： 1999年03月26日
公開日（公表日）： 2000年10月06日
要約：

【要約】【課題】 2つのペレットを積層配置した場合の上、下のペレットのサイズ制限を緩和することのできる半導体パッケージ及びその製造方法を提供する。【解決手段】 基板電極18が設けられている素子搭載基板11上に下ペレット12を搭載し、ボンディング部の一部が下ペレット12からはみ出るようにして下ペレット12上に上ペレット13が積層状態に搭載されている。上ペレット13の下ペレット12よりはみ出した部分と、素子搭載基板11との間に形成された空間には樹脂19が充填される。これにより、上ペレット13のはみ出し部が固定され、該はみ出し部に変形が生じないようにすることができ、ペレットの欠損が防止され、また、超音波パワーの分散が防止される。

請求項（抜粋）：

接続用の電極が設けられている基板上に第1のペレットを搭載し、ボンディング部の一部が前記第1のペレットからはみ出るようにして前記第1のペレット上に第2のペレットを積層状態に搭載し、前記電極と前記第1,第2のペレットのボンディングパッドとをボンディングワイヤで接続した半導体パッケージにおいて、前記第2のペレットが前記第1のペレットよりはみ出た部分と前記基板との間に形成された空間に絶縁材が充填されていることを特徴とする半導体パッケージ。

IPC (2件)：

H01L 21/60 301 ,  H01L 23/28

FI (2件)：

H01L 21/60 301 D ,  H01L 23/28 Z

Fターム (8件)：

4M109AA02 ,  4M109BA03 ,  4M109CA04 ,  4M109CA21 ,  4M109GA10 ,  5F044AA02 ,  5F044CC01 ,  5F044JJ03

引用特許：

出願人引用 (1件)

• 特開昭63-052461