分周逓倍回路

発明者： ,
出願人/特許権者：
代理人 (1件)：笹島富二雄
公報種別：公開公報
出願番号（国際出願番号）：特願平4-111665
公開番号（公開出願番号）：特開平5-308257
出願日： 1992年04月30日
公開日（公表日）： 1993年11月19日
要約：

【要約】【目的】簡単且つ安価な回路で、原クロックに対して整数以外の周期の分周又は逓倍出力を得ることのできる分周逓倍回路を実現する。【構成】分周・逓倍設定信号SDとD-F・F回路7の出力Qを加算器1で加算し、この加算出力SUMが閾値20より大の時SUM-20の値を出力OUTとし、20以下の時出力SUMを出力OUTとするよう比較回路2で処理し、比較回路2の出力OUTを遅延出力の指定信号としてデコーダ3を介してマルチプレクサ4に入力する。マルチプレクサ4は、信号遅延回路5の複数の遅延出力から指定された遅延出力DLDを選択し出力YとしてT-F/F回路6をトリガし分周又は逓倍出力ODを発生させる。同時に、D-F・F回路7をトリガして比較回路2の出力OUTを所定信号Qとして加算器1に入力させ、再び分周逓倍設定信号SDとの加算演算を行う。この動作を繰り返して分周逓倍出力ODを得る。

請求項（抜粋）：

入力するクロック信号に対する出力信号の分周又は逓倍を可変設定できる分周逓倍回路であって、ディレー素子を複数段重ね各段毎に遅延出力を発生するディレー素子群を有し前記クロック信号に対して一定時間間隔の複数の遅延出力を発生する信号遅延手段と、一方の入力端子に入力する分周又は逓倍を設定するための分周逓倍設定信号と他方の入力端子に入力する所定の信号とを加算演算する加算演算手段と、前記信号遅延手段の遅延出力数と少なくとも同じ値を閾値とし、前記加算演算手段の加算結果が前記閾値以下の時は加算演算値に相当する信号をそのまま出力すると共に加算結果が閾値より大きい時は加算演算値から閾値を減算した値に相当する信号を出力することで、前記信号遅延手段の複数の遅延出力のいずれかを指定する指定信号を出力する遅延出力指定手段と、前記信号遅延手段の全遅延出力が入力し、これら遅延出力のうちから前記遅延出力指定手段の指定信号で指定された1つの遅延出力値を選択的に切り換えて出力する遅延出力切換手段と、該遅延出力切換手段からの出力の切り換わりに伴って出力が反転することで設定された分周又は逓倍出力を生成する分周逓倍出力生成手段と、前記遅延出力指定手段の指定信号が入力すると共に、前記遅延出力切換手段から選択された遅延出力が発生した時に入力している前記指定信号を前記所定の信号として加算演算手段の他方の入力端子に出力する所定信号出力手段と、を備えて構成したことを特徴とする分周逓倍回路。

前のページに戻る