特許

J-GLOBAL ID：200903069547923320

半導体記憶装置

発明者： 伊東 英樹
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 柿本 恭成
公報種別：公開公報
出願番号（国際出願番号）：特願平3-208041
公開番号（公開出願番号）：特開平5-054693
出願日： 1991年08月20日
公開日（公表日）： 1993年03月05日
要約：

【要約】【目的】 ビット線及びワード線間のショートに起因する消費電力増大によって歩留りが低下することを防止する。【構成】 電源投入時に、不良アドレス判定回路30から冗長判定信号YR及び不良アドレスA30が発生する。Yアドレスデコーダ24は、アドレス選択回路31からの不良アドレスA30をデコードし、そのデコード結果をトランスファゲート23及び冗長ラッチ回路32へ与える。これにより、不良ビット線対BL1a,BL1b,...に設けられた冗長ラッチ回路32が選択され、該冗長ラッチ回路32によって電源投入期間中、スイッチ33a,33bがオフ状態となる。従って、イコライザ21から不良ビット線対BL1a,BL1b,...及びメモリセル1-1を介してワード線WL1へ流れるリーク電流を遮断できる。

請求項（抜粋）：

互いに交差配置された複数のワード線及び複数対のビット線対と、前記各ワード線及びビット線対の交差箇所にそれぞれ接続された複数のメモリセルと、イコライズ信号により前記各ビット線対をそれぞれ基準電位にプリチャージする複数のイコライザと、アクセス用アドレスをデコードして前記ビット線対を選択するアドレスデコーダとを、備えた半導体記憶装置において、予め格納された不良アドレスデータに基づき、電源投入時に冗長判定信号及び不良アドレスを出力する不良アドレス判定回路と、前記電源投入時に前記アクセス用アドレスに代えて前記不良アドレスを選択し、該不良アドレスをデコード可能な形で前記アドレスデコーダへ供給するアドレス選択回路と、前記冗長判定信号及び前記アドレスデコーダの出力に基づき選択されて電源投入期間中、ラッチ信号を出力する複数の冗長ラッチ回路と、前記ラッチ信号に基づき前記各イコライザとメモリセル間の各ビット線対をそれぞれ切り離す複数のスイッチとを、設けたことを特徴とする半導体記憶装置。

IPC (2件)：

G11C 29/00 301 ,  G11C 11/401

引用特許：

審査官引用 (3件)

• 特開平4-181589
  
• 特開平4-192184
  
• 特開平3-209690