特許
J-GLOBAL ID：200903069565220590

電力用半導体装置

発明者：
坂本 光造

坂本 光造 について

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矢ノ倉 栄二

矢ノ倉 栄二 について

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白石 正樹

白石 正樹 について

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岩崎 貴之

岩崎 貴之 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (1件)： 作田 康夫
公報種別：公開公報
出願番号（国際出願番号）：特願2001-167561
公開番号（公開出願番号）：特開2002-368121
出願日： 2001年06月04日
公開日（公表日）： 2002年12月20日
要約：
【要約】【課題】横形パワーMOSFETのチップ面積当たりのオン抵抗を低減する。【解決手段】本発明の横形パワーMOSFETは、外部ソース電極と接続してある低抵抗p型半導体基板上のp型半導体領域の中の半導体表面から前記p型半導体領域までを貫通する低抵抗打抜き導電領域を設け、この低抵抗打抜き導電領域で挟まれる半導体領域にドレイン電極と電気的に接続される2個以上のn型ドレイン領域を形成し、アクティブ領域上の外部ドレイン領域を設ける。
請求項（抜粋）：
半導体チップの第1面にパワートランジスタのドレイン用低抵抗半導体領域とソース用低抵抗半導体領域とゲート電極を設け、前記半導体チップの第2面である低抵抗基板領域にソース用の外部端子を接続し、前記ソース用低抵抗半導体領域と前記低抵抗基板領域との間に低抵抗打抜き導電領域を設けて低抵抗なオーミック接続を形成し、前記ソース用低抵抗半導体領域のうち前記低抵抗打抜き導電領域近傍に配置された第1のソース用低抵抗半導体領域の間には前記低抵抗ドレイン領域を複数個設け、さらに前記低抵抗ドレイン領域の間には前記低抵抗打抜き導電領域から離れて配置された第2のソース用低抵抗半導体領域を設けたことを特徴とする電力用半導体装置。
IPC (9件)：
H01L 21/8234 ,  H01L 21/3205 ,  H01L 21/822 ,  H01L 25/07 ,  H01L 25/18 ,  H01L 27/04 ,  H01L 27/088 ,  H01L 29/41 ,  H01L 29/78
FI (6件)：
H01L 27/08 102 A ,  H01L 29/78 301 W ,  H01L 29/44 B ,  H01L 21/88 J ,  H01L 25/04 C ,  H01L 27/04 A
Fターム (54件)：
4M104AA01 ,  4M104AA03 ,  4M104BB01 ,  4M104BB02 ,  4M104BB04 ,  4M104BB18 ,  4M104BB40 ,  4M104CC01 ,  4M104FF02 ,  4M104FF26 ,  4M104GG18 ,  4M104HH16 ,  5F033GG01 ,  5F033HH04 ,  5F033HH08 ,  5F033HH11 ,  5F033HH19 ,  5F033LL04 ,  5F033MM30 ,  5F033XX08 ,  5F038AV04 ,  5F038AV06 ,  5F038BE07 ,  5F038EZ02 ,  5F038EZ07 ,  5F038EZ14 ,  5F038EZ15 ,  5F038EZ20 ,  5F048AA08 ,  5F048AB08 ,  5F048AB10 ,  5F048AC03 ,  5F048AC10 ,  5F048BA02 ,  5F048BA12 ,  5F048BA14 ,  5F048BC06 ,  5F048BC12 ,  5F048BF07 ,  5F140AA30 ,  5F140AB01 ,  5F140AB06 ,  5F140AB09 ,  5F140AC21 ,  5F140BA01 ,  5F140BA02 ,  5F140BF53 ,  5F140BH03 ,  5F140BH30 ,  5F140BH43 ,  5F140BJ25 ,  5F140BJ27 ,  5F140BJ29 ,  5F140CA06
引用特許：
出願人引用 (3件)

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