特許

J-GLOBAL ID：200903069577630092

演算増幅回路

発明者： 江藤 俊之
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 高橋 詔男 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-322670
公開番号（公開出願番号）：特開2000-151305
出願日： 1998年11月12日
公開日（公表日）： 2000年05月30日
要約：

【要約】【課題】 同相帰還回路を広域化し、これにより差動信号特性を広域帯かつ高利得化でき、さらにCMOSIC化に適した回路構成の全差動型演算回路を得る。【解決手段】 トランジスタ18,20,23で第1の差動対を、トランジスタ19,21,22で第2の差動対を構成する。トランジスタ16,24は、ゲート接地され、さらに両者のソース同士が接続されることによりカレント・ミラー回路を構成する。また、トランジスタ16と24のドレインが、各々ゲート接地されたトランジスク14と27のソースに接続されることにより、トランジスタ17→16→14→17およびトランジスタ25→24→27→25を信号経路とするバイアス用帰還ループが構成される。これらのループにより出力トランジスタ12と31のバイアス電流が設定され、また、第2の差動対のトランジスタ21のバイアス電流を出力同相電圧で制御することにより同相帰還をかける。

請求項（抜粋）：

差動出力段の駆動トランジスタ(12,31)とカレントミラー回路を構成するトランジスタ(17,25)同士のドレインを接続し、該トランジスタを負荷とする駆動トランジスタ(16,24)同士のゲート電極を接続して接地し、かつ、そのドレイン電極を第1の差動入力段トランジスタ(18,23)のドレイン電極に接続し、さらに、該接続節点をゲート接地のトランジスタ(14,27)を介して前記カレントミラー回路の共通ゲート電極に導くとともに、前記第1の差動入力段トランジスタと入力端子を共有する第2の差動入力段トランジスタ(19,22)のドレイン電極をたすき掛けで前記差動出力段のゲート接地の負荷トランジスタ(30,11)のソース電極に接続することによって、前記第2の差動入力段トランジスタのバイアス電流を前記差動出力段の出力端子間に発生する同相電圧で制御することを特徴とする全差動型の演算増幅回路。

IPC (3件)：

H03F 3/45 ,  H03F 3/343 ,  H03F 3/345

FI (4件)：

H03F 3/45 A ,  H03F 3/45 B ,  H03F 3/343 A ,  H03F 3/345 B

Fターム (49件)：

5J066AA01 ,  5J066AA47 ,  5J066AA51 ,  5J066CA35 ,  5J066CA62 ,  5J066CA91 ,  5J066FA10 ,  5J066FA17 ,  5J066HA10 ,  5J066HA17 ,  5J066HA19 ,  5J066HA29 ,  5J066HA39 ,  5J066KA02 ,  5J066KA05 ,  5J066KA09 ,  5J066KA11 ,  5J066KA12 ,  5J066MA08 ,  5J066MA11 ,  5J066MA17 ,  5J066MA21 ,  5J066ND01 ,  5J066ND14 ,  5J066ND22 ,  5J066ND23 ,  5J066PD02 ,  5J091AA01 ,  5J091AA47 ,  5J091AA51 ,  5J091CA35 ,  5J091CA62 ,  5J091CA91 ,  5J091FA10 ,  5J091FA17 ,  5J091HA10 ,  5J091HA17 ,  5J091HA19 ,  5J091HA29 ,  5J091HA39 ,  5J091KA02 ,  5J091KA05 ,  5J091KA09 ,  5J091KA11 ,  5J091KA12 ,  5J091MA08 ,  5J091MA11 ,  5J091MA17 ,  5J091MA21