特許

J-GLOBAL ID：200903069592416846

パワーオンリセット回路

発明者： 大西 幸太
出願人/特許権者： セイコーエプソン株式会社
代理人 (1件)： 鈴木 喜三郎 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-301446
公開番号（公開出願番号）：特開2001-127609
出願日： 1999年10月22日
公開日（公表日）： 2001年05月11日
要約：

【要約】【課題】 MOSトランジスタのしきい値電圧の温度特性に起因するリセット解除電圧の温度特性を小さくできる上に、パワーオンリセット動作の精度の向上が図れるようにしたパワーオンリセット回路の提供。【解決手段】 第1検出回路11は、電源の電圧を抵抗R11、R12等で分圧し、分圧電圧をNMOSトランジスタN2のゲートに供給するようになっている。第1検出回路12は、電源の電圧を抵抗R14、R15等で分圧し、分圧電圧をPMOSトランジスタP2のゲートに供給するようになっている。抵抗R11と抵抗R12の抵抗値の比率は、NMOSトランジスタN2のゲート電圧がしきい値電圧になったときに、そのときの電源電圧の値(リセット解除電圧)がそのしきい値電圧に許容電圧αを加えた電圧になるように設定され、例えば1:8になるように設定されている。抵抗R14、R15についても同様である。

請求項（抜粋）：

電源の立ち上がり時にリセット信号を生成するパワーオンリセット回路であって、前記電源とアースとの間に接続され、前記リセット信号の生成に係るMOSトランジスタと、前記電源の電圧を第1抵抗と第2抵抗により分圧し、分圧電圧を前記MOSトランジスタのゲートへ供給する分圧手段とを備え、前記分圧手段の分圧比は、前記MOSトランジスタのゲートがしきい値電圧になったときに、これに対応するリセット解除電圧が前記しきい値電圧に許容電圧を加えた電圧になるように設定されていることを特徴とするパワーオンリセット回路。

IPC (2件)：

H03K 17/22 ,  G06F 1/24

FI (2件)：

H03K 17/22 E ,  G06F 1/00 351

Fターム (22件)：

5B054BB01 ,  5B054DD07 ,  5B054DD11 ,  5B054DD21 ,  5J055AX11 ,  5J055AX15 ,  5J055AX57 ,  5J055BX41 ,  5J055CX00 ,  5J055DX01 ,  5J055EX26 ,  5J055EY01 ,  5J055EY03 ,  5J055EY10 ,  5J055EY21 ,  5J055EZ05 ,  5J055EZ07 ,  5J055EZ11 ,  5J055EZ25 ,  5J055FX35 ,  5J055GX01 ,  5J055GX06