特許

J-GLOBAL ID：200903069604678450

導電膜のパターン形成方法及びこの方法によって製造した不揮発性半導体記憶装置

発明者： 真有 浩一
出願人/特許権者： ソニー株式会社
代理人 (1件)： 土屋 勝
公報種別：公開公報
出願番号（国際出願番号）：特願平4-131576
公開番号（公開出願番号）：特開平5-304302
出願日： 1992年04月24日
公開日（公表日）： 1993年11月16日
要約：

【要約】【目的】 写真製版技術の限界よりも狭い微細なスペース幅で導電膜のパターンを形成する。【構成】 制御ゲートの延在方向で浮遊ゲート間に設けるべきスペースの片側のエッジとSiN膜26のエッジとが一致する様に、多結晶Si膜14上でSiN膜26をパターニングする。そして、薄くて段差被覆性の良いSiO2 膜27を堆積させ、フォトレジスト31を平坦に塗布する。その後、SiO2 膜27が露出するまでフォトレジスト31をエッチバックし、露出したSiO2 膜27を等方性エッチングし、SiN膜26とフォトレジスト31とをマスクにして多結晶Si膜14を異方性エッチングする。このため、多結晶Si膜14同士のスペース幅は、SiO2 膜27の膜厚と同じになる。

請求項（抜粋）：

導電膜を形成する工程と、前記導電膜とはエッチング特性が異なる第1の膜を前記導電膜上でパターニングする工程と、前記導電膜及び前記第1の膜とはエッチング特性が異なる第2の膜を前記導電膜及び前記第1の膜上に形成する工程と、前記第2の膜とはエッチング特性が異なる平坦化膜を前記第2の膜上に形成する工程と、前記第2の膜の一部が露出するまで前記平坦化膜をエッチバックする工程と、露出した前記第2の膜を等方性エッチングする工程と、前記等方性エッチングの後に、前記第1の膜と前記平坦化膜とをマスクにして前記導電膜をエッチングする工程とを有する導電膜のパターン形成方法。

IPC (3件)：

H01L 29/788 ,  H01L 29/792 ,  H01L 21/302