特許

J-GLOBAL ID：200903069626057840

薄膜トランジスタ及びその製造方法

発明者： 市村 照彦 ,  渡部 純一 ,  松本 友孝 ,  田中 勉
出願人/特許権者： 富士通株式会社
代理人 (1件)： 高橋 敬四郎
公報種別：公開公報
出願番号（国際出願番号）：特願平8-146287
公開番号（公開出願番号）：特開平9-331065
出願日： 1996年06月07日
公開日（公表日）： 1997年12月22日
要約：

【要約】【課題】 オン電流を大きく減少させることなく、オフ電流の増加を抑制することができる薄膜トランジスタ及びその製造方法を提供する。【解決手段】 絶縁性表面を有する基板と、基板上の一部の領域に配置され、半導体材料により形成されたチャネル層と、基板上であって、チャネル層の両側の領域にそれぞれ配置され、チャネル層と電気的に接続されたソース領域及びドレイン領域と、チャネル層の上に形成されたゲート絶縁膜と、ゲート絶縁膜の上に形成されたゲート電極であって、該ゲート電極が低抵抗部と該低抵抗部よりも高い抵抗率を有する高抵抗部を含んで構成され、高抵抗部が、低抵抗部とソース領域との間の領域、及び低抵抗部とドレイン領域との間の領域にそれぞれ配置されているゲート電極とを有する。

請求項（抜粋）：

絶縁性表面を有する基板と、前記基板上の一部の領域に配置され、半導体材料により形成されたチャネル層と、前記基板上であって、前記チャネル層の両側の領域にそれぞれ配置され、前記チャネル層と電気的に接続されたソース領域及びドレイン領域と、前記チャネル層の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極であって、該ゲート電極が低抵抗部と該低抵抗部よりも高い抵抗率を有する高抵抗部を含んで構成され、該高抵抗部が、前記低抵抗部と前記ソース領域との間の領域、及び前記低抵抗部と前記ドレイン領域との間の領域にそれぞれ配置されている前記ゲート電極とを有する薄膜トランジスタ。

IPC (2件)：

H01L 29/786 ,  H01L 21/336

FI (3件)：

H01L 29/78 617 L ,  H01L 29/78 617 M ,  H01L 29/78 617 W