特許

J-GLOBAL ID：200903069627715833

半導体メモリ及びその作製方法

発明者： 落合 昭彦
出願人/特許権者： ソニー株式会社
代理人 (1件)： 山本 孝久
公報種別：公開公報
出願番号（国際出願番号）：特願平9-205799
公開番号（公開出願番号）：特開平10-256508
出願日： 1997年07月31日
公開日（公表日）： 1998年09月25日
要約：

【要約】【課題】プレーナ-スタック型キャパシタ構造を有し、しかも強誘電体薄膜の面積を増加させることができ、蓄積電荷量の増加を図り得る半導体メモリを提供する。【解決手段】半導体メモリは、第1の半導体メモリセルと、該第1の半導体メモリセルに隣接した第2の半導体メモリセルとから構成され、第1及び第2の半導体メモリセルは、MOS型トランジスタ素子と、層間絶縁層20,25上に設けられ、MOS型トランジスタ素子のソース・ドレイン領域の一方15A,15Bと接続された下部電極22A,22B、強誘電体薄膜から成るキャパシタ絶縁膜23A,23B、及び上部電極24A,24Bから成る平板状のキャパシタ部から構成され、第1のキャパシタ部の周辺部の一部と第2のキャパシタ部の周辺部の一部とは、垂直方向に層間絶縁層25を介して重なり合っている。

請求項（抜粋）：

第1の半導体メモリセルと第2の半導体メモリセルとから構成された半導体メモリであって、第1の半導体メモリセルは、(イ)第1のMOS型トランジスタ素子と、(ロ)層間絶縁層上に設けられ、該第1のMOS型トランジスタ素子のソース・ドレイン領域の一方と接続された下部電極、強誘電体薄膜から成るキャパシタ絶縁膜、及び上部電極から成る平板状の第1のキャパシタ部、から成り、第2の半導体メモリセルは、(ハ)第1のMOS型トランジスタ素子と隣接して設けられた第2のMOS型トランジスタ素子と、(ニ)層間絶縁層上に設けられ、該第2のMOS型トランジスタ素子のソース・ドレイン領域の一方と接続された下部電極、強誘電体薄膜から成るキャパシタ絶縁膜、及び上部電極から成る平板状の第2のキャパシタ部、から成り、第1のキャパシタ部の周辺部の一部と第2のキャパシタ部の周辺部の一部とは、垂直方向に層間絶縁層を介して重なり合っていることを特徴とする半導体メモリ。

IPC (8件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 27/10 451 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (5件)：

H01L 27/10 621 Z ,  H01L 27/10 451 ,  H01L 27/04 C ,  H01L 27/10 651 ,  H01L 29/78 371