特許

J-GLOBAL ID：200903069653131300

コンパンダ回路

発明者： 瀬川 裕司 ,  木谷 和弘 ,  後藤 邦彦
出願人/特許権者： 富士通株式会社
代理人 (1件)： 青木 朗 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-220072
公開番号（公開出願番号）：特開平5-063481
出願日： 1991年08月30日
公開日（公表日）： 1993年03月12日
要約：

【要約】【目的】 本発明は、入力レベルが小さくなるに従ってゲインを減少または増大させ、それによってレベルを伸長または圧縮するコンパンダ回路の構成に関し、MOS回路による作製を可能とすることで無線応用機器等における一部の回路との1チップ化を図り、実装面積の縮小化ひいてはシステムの小型化に寄与することを目的とする。【構成】 入力電圧vinを整流する回路1と、該整流された電圧vin1 を平滑して直流電圧vin2 を出力する回路2と、この直流電圧をディジタル化したコードDn1に変換する回路3と、入力端と出力端の間に接続されたディジタル制御ゲイン可変回路4とを具備し、前記ディジタル化したコードに従って前記ディジタル制御ゲイン可変回路のゲインを制御し、その出力端より回路の出力電圧vout を得るように構成する。

請求項（抜粋）：

入力電圧(vin) を整流する回路(1)と、該整流された電圧(vin1)を平滑して直流電圧(vin2)を出力する回路(2)と、該直流電圧をディジタル化したコード(Dn1) に変換する回路(3)と、入力端と出力端の間に接続されたディジタル制御ゲイン可変回路(4)とを具備し、前記ディジタル化したコードに従って前記ディジタル制御ゲイン可変回路のゲインを制御し、その出力端より出力電圧(vout)を得ることを特徴とするコンパンダ回路。

IPC (2件)：

H03G 7/00 ,  H04B 1/64

引用特許：

出願人引用 (3件)

• 特開昭59-066208
  
• 特開昭61-242406
  
• 特開昭58-062804
  

審査官引用 (1件)

• 特開昭59-066208