特許

J-GLOBAL ID：200903069653997383

パワーMOSトランジスタ

発明者： 北村 康宏 ,  河野 憲司 ,  水野 祥司 ,  飯田 眞喜男 ,  伴 博行 ,  榊原 利夫
出願人/特許権者： 株式会社デンソー
代理人 (1件)： 恩田 博宣
公報種別：公開公報
出願番号（国際出願番号）：特願平8-211675
公開番号（公開出願番号）：特開平10-004180
出願日： 1996年08月09日
公開日（公表日）： 1998年01月06日
要約：

【要約】【課題】サージ耐量の高いパワー素子を実現する。【解決手段】シリコンチップ1にn- エピタキシャル層8が形成されるとともに、n- エピタキシャル層8の下にn+ 埋込層7が形成されている。n- エピタキシャル層8には二重拡散による外側のpウェル領域9および内側のnウェル領域10が形成されている。n- エピタキシャル層8の表面にソース・ドレインセル24,25が多数形成されている。ブロック化したソース・ドレインセル24,25の形成領域の周囲には、ディープn+ 領域26a〜26fが設けられ、n-エピタキシャル層8の表面側からn+ 埋込層7に達している。n+ 埋込層7とディープn+ 領域26a〜26fにより、サージ電流通路が形成される。

請求項（抜粋）：

半導体基板の表層側に、二重拡散による外側の第1導電型のウェル領域および内側の第2導電型のウェル領域が形成されるとともに、当該半導体基板の表面にソース・ドレインセルが多数形成された横型のパワーMOSトランジスタであって、前記半導体基板においてソース・ドレインセルに隣接した部位での前記第2導電型のウェル領域の表面部をサージ電流吸収部としてドレイン端子と接続し、このサージ電流吸収部に隣接した部位での前記第1導電型のウェル領域の表面部をサージ電流引き抜き部としてソース端子と接続し、かつ、ソース・ドレインセルと前記サージ電流吸収部との間の抵抗に比べ、前記サージ電流吸収部とサージ電流引き抜き部との間の抵抗を小さくしたことを特徴とするパワーMOSトランジスタ。

IPC (2件)：

H01L 27/08 331 ,  H01L 29/78

FI (3件)：

H01L 27/08 331 A ,  H01L 29/78 301 X ,  H01L 29/78 301 K