特許

J-GLOBAL ID：200903069690127534

半導体素子の製造方法

発明者： 海野 秀之 ,  逸見 学 ,  大藤 晋一 ,  小川 重男 ,  前田 正彦
出願人/特許権者： 日本電信電話株式会社
代理人 (1件)： 山川 政樹
公報種別：公開公報
出願番号（国際出願番号）：特願平10-207669
公開番号（公開出願番号）：特開2000-040677
出願日： 1998年07月23日
公開日（公表日）： 2000年02月08日
要約：

【要約】【課題】 製造工程において発生する傷を縮小または消滅させることにより、傷による半導体素子の故障、破損等を未然に防止することができ、信頼性の高い半導体素子を製造する。【解決手段】 シリコンウエハ10の回路面に多数のIC回路11を形成する(a)。次に、シリコンウエハ10の回路面に支持基板13を接着剤12によって接着してIC回路11を覆う(b)。次に、シリコンウエハ10の裏面側からシリコンウエハ10を所定の厚さまで薄膜化する(c)。次に、シリコンウエハ10を裏面側から各IC回路11毎に分割して半導体素子15を形成する(d)。次に、各半導体素子15を構成する半導体基板17をエッチングする(e)。これによって、半導体基板17の裏面がエッチングされ、さらに薄膜化する。同時に側面もエッチングされ、分割時に生じた傷を減少または消滅させる。次いで、支持基板13から各半導体素子15を剥離する(f)。

請求項（抜粋）：

シリコンウエハ上に多数のIC回路を形成する工程と、前記シリコンウエハの回路面に支持基板を接着剤によって接着する工程と、前記支持基板が接着されたシリコンウエハの裏面側からシリコンウエハを薄膜化する工程と、前記シリコンウエハを裏面側から各IC回路毎に分割して半導体素子を形成する工程と、前記半導体素子の半導体基板をエッチングする工程と、前記支持基板から各半導体素子を剥離する工程とを備えたことを特徴とする半導体素子の製造方法。

IPC (3件)：

H01L 21/301 ,  G06K 19/077 ,  H01L 21/306

FI (3件)：

H01L 21/78 S ,  G06K 19/00 K ,  H01L 21/306 C