特許
J-GLOBAL ID：200903069749624600
PLL回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
脇 篤夫
公報種別：公開公報
出願番号（国際出願番号）：特願平5-015885
公開番号（公開出願番号）：特開平6-204863
出願日： 1993年01月06日
公開日（公表日）： 1994年07月22日
要約：
【要約】【目的】 ループゲイン調整等を行なわなくとも迅速に最適位相でロックすることができるPLL回路の提供。【構成】 位相誤差検出手段(21〜29)と、ループフィルタ30と、VCO31を備えて構成されるPLL回路3において、位相誤差検出手段は、VCOの中心周波数が予め設定された所定範囲内よりずれている場合は、固定の位相誤差情報にオフセット値を与えていくことにより設定範囲内に調整されるようにし(23,24,26,28)、所定範囲内となったら、以降、その時点のオフセット値を、入力データから検出された位相誤差情報に加算して出力していくように(21,25,28)構成する。
請求項（抜粋）：
位相誤差検出手段と、ループフィルタと、電圧制御発振器を備えて構成されるPLL回路において、前記位相誤差検出手段は、前記電圧制御発振器の中心周波数が予め設定された所定範囲内よりずれている場合は、固定の位相誤差情報にオフセット値を与えていくことにより前記電圧制御発振器の中心周波数が設定された所定範囲内に調整されるようにし、所定範囲内となったら、以降、その時点のオフセット値を、入力データから検出された位相誤差情報に加算して出力していくように構成されたことを特徴とするPLL回路。
IPC (6件)：
H03L 7/10
, H03L 7/089
, H03L 7/08
, H04L 7/033
, H04L 27/38
, H04L 27/22
H03L 7/10 D
, H03L 7/08 D
, H03L 7/08 K
, H04L 7/02 B
, H04L 27/00 G
