特許

J-GLOBAL ID：200903069759174629

誤り訂正機能付きデジタル回路

発明者： 木村 恒一
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 渡辺 喜平
公報種別：公開公報
出願番号（国際出願番号）：特願平4-032674
公開番号（公開出願番号）：特開平5-204772
出願日： 1992年01月23日
公開日（公表日）： 1993年08月13日
要約：

【要約】【目的】 データの更新レートに基づき誤り訂正機能の省略を選択的に行ないバスサイクルの高速化を実施する。【構成】 誤り訂正回路付きのメモリ5を有するデジタル回路に、誤り訂正省略可能領域のアドレスをプリセットしておくアドレスエリア指示レジスタ3と、この値と毎回のメモリアクセスアドレスを比較するアドレス識別部4と、バスサイクルの制御を実施するバスコントロール部2と、誤り訂正省略時のパリティチェック用にパリティチェック回路とを備え、メモリアクセスのバスサイクルを可変にしてメモリの特定の領域のアクセスにのみ誤り訂正を機能させ、その他の領域はパリティチェックだけ実施する。

請求項（抜粋）：

メモリのアクセスを行なうデータ処理部と、特定の領域のアドレスを識別するアドレス識別部と、アドレス識別部の識別に基づいてメモリアクセス時に誤り訂正機能の有効・無効を制御できる誤り訂正回路部と、誤り訂正機能の無効時に誤り検出のみを行なうパリティチェック回路部とを備えたことを特徴とする誤り訂正機能付きデジタル回路。

IPC (4件)：

G06F 12/16 320 ,  G06F 11/10 320 ,  G06F 11/10 330 ,  G11C 29/00 302

引用特許：

審査官引用 (3件)

• 特開昭51-113436
  
• 特開昭56-094596
  
• 特開昭55-034779