半導体記憶装置

発明者： , ,
出願人/特許権者：
代理人 (1件)：土井健二 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-185045
公開番号（公開出願番号）：特開2000-022097
出願日： 1998年06月30日
公開日（公表日）： 2000年01月21日
要約：

【要約】【課題】メインワード線の線幅をできるだけ太くし、サブワードデコーダ回路のレイアウトを効率的に行う。【解決手段】本発明は、行方向に配線されるメインワード線は直線的なパターンを有し、サブワードデコーダ回路の形成領域において、そのメインワード線のパターンが、ワード方向に沿って、分岐して複数本に分離され再度合体する形状を有する。そして、一部分離された部分において、メインワード線とは電位の異なるノードを構成する導電層の比較的小さい島状パターンが配置される。メインワード線は、従来例と同様に第1の金属導電層で構成される。即ち、メインワード線を構成する導電層パターンの内部に、それとは電気的に異なる小さい島状パターンが、例えば川の中に形成される中州の如く形成される。かかるメインワード線のパターンは、メインワード線の直線性を損なうことなく、その配線方向に位置する他の小パターンの存在を許すことができる。

請求項（抜粋）：

半導体基板に形成された複数のメモリセルと、複数の導電層とを有する半導体記憶装置において、前記半導体基板上に形成された第1の導電層からなり、前記メモリセル領域内に行方向に配線される複数のメインワード線と、前記半導体基板上に形成され前記第1の導電層より下層の第2の導電層からなり、前記行方向に配線される複数のサブワード線と、前記メインワード線の途中に配置され、前記サブワード線を駆動するサブワードデコーダ回路とを有し、前記サブワードデコーダ回路が形成される領域上において、前記メインワード線のパターンが、前記行方向に沿って、一旦分岐して複数本に分離され再度合体する形状を有し、前記分離された領域内に前記メインワード線と電気的に異なる島状パターンが前記第1の導電層により形成されていることを特徴とする半導体記憶装置。

IPC (2件)：

H01L 27/108 , H01L 21/8242

Fターム (5件)：

5F083AD00 , 5F083KA01 , 5F083KA03 , 5F083LA02 , 5F083LA16

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