特許
J-GLOBAL ID：200903069864239213
半導体記憶装置
発明者：
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出願人/特許権者：
代理人 (1件)：
稲垣 清
公報種別：公開公報
出願番号（国際出願番号）：特願平5-317983
公開番号（公開出願番号）：特開平7-176631
出願日： 1993年12月17日
公開日（公表日）： 1995年07月14日
要約：
【要約】【目的】 SRAMのビット線のプルアップトランジスタをダミーセル内に設けてチップ面積を縮小する。【構成】 ビット線9、10に対応して配設されるダミーセル7のダミートランジスタ17をビット線9、10を所定電位に維持するプルアップトランジスタとして構成する。ダミートランジスタとプルアップトランジスタの双方の機能を有するトランジスタを採用することにより、従来独立に設けられていた双方を統合して、従来の機能を損うことなくチップ面積を縮小する。ダミーセルと正規メモリセルの構成を出来るだけ同じとすることで、ダミーセルの機能を更に向上させる。
請求項（抜粋）：
複数のワード線と、複数のビット線対と、該ワード線及びビット対線により夫々アクセスされ、夫々が所定数のセルトランジスタを有する複数のメモリセルと、前記メモリセルのセルトランジスタに対応するダミートランジスタを有し、少なくとも前記ビット線対に対応して前記メモリセルアレイの外周部に配設される複数のダミーセルとを備え、前記ビット線対に対応するダミーセルのダミートランジスタの少なくとも1つが、対応するビット線を所定の電位に維持するプルアップトランジスタとして構成されることを特徴とする半導体記憶装置。
IPC (3件)：
H01L 21/8244
, H01L 27/11
, H01L 27/10 471
