特許

J-GLOBAL ID：200903069909026569

半導体装置の製造方法

発明者： 久枝 健弘
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平4-139538
公開番号（公開出願番号）：特開平5-335503
出願日： 1992年06月01日
公開日（公表日）： 1993年12月17日
要約：

【要約】 (修正有)【目的】 CMOSデバイスに関し, p型ゲート電極のpチャネルFET とn型ゲート電極のnチャネルFET を有するCMOSデバイスを形成する際に, ゲートドーピングによりpチャネルFET のVthがシフトすることを抑止することを目的とする。【構成】 1)半導体基板上にゲート電極膜4を堆積し,該ゲート電極膜4に不純物を導入してp型ゲート電極とn型ゲート電極を形成する際に,p型ゲート電極の活性化アニールを先に行い,その後にn型ゲート電極の活性化アニールを行う工程を有する,2)半導体基板上に下層のポリシリコン膜と上層の金属シリサイド膜の複合膜からなるポリサイドゲート電極膜を堆積し,該ゲート電極膜に不純物を導入してp型ゲート電極とn型ゲート電極を形成する前に,該金属シリサイド膜を該p型ゲート電極と該n型ゲート電極の境界で切断する工程を有するように構成する。

請求項（抜粋）：

半導体基板上にゲート電極膜を堆積し,該ゲート電極膜に不純物を導入してp型ゲート電極とn型ゲート電極を形成する際に,p型ゲート電極の活性化アニールを先に行い,その後にn型ゲート電極の活性化アニールを行う工程を有することを特徴とする半導体装置の製造方法。