特許

J-GLOBAL ID：200903069947414238

半導体装置

発明者： 大湯 静憲 ,  渡部 浩三 ,  土屋 修 ,  大嶋 一義 ,  川本 佳史 ,  平岩 篤 ,  西田 高
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平4-211212
公開番号（公開出願番号）：特開平6-061486
出願日： 1992年08月07日
公開日（公表日）： 1994年03月04日
要約：

【要約】【目的】 MOSFETのソースまたはドレイン領域のpn接合のリーク電流の増大によってもたらされる不良を低減すること。【構成】 半導体表面から導入された汚染の析出物によるpn接合の空乏層中の局所電界倍増による電界が1MV/cm以下となるようにp層とn層の不純物濃度の分布が設定される。p層およびn層の空乏層幅をxpおよびxn、キャリヤ濃度の傾きをApおよびAnとした時に、4.3×1012(/cm2)≧An・Xn2=Ap・Xp2の関係が設定される。このpn接合がMOSFETのソースまたはドレイン領域のコンタクトホール直下に形成される。【効果】 コンタクトホール形成時のドライエッチングによる導入析出物に起因する局所電界倍増の電界が1MV/cm以下とされるので局所ツェナーによるリーク電流が小さくなる。

請求項（抜粋）：

ゲート電極と、半導体基板内に形成されたソース領域およびドレイン領域とを具備するMOSFETを含む半導体装置において、平面的に見て上記ゲート電極と重ならないように上記ソース領域および上記ドレイン領域の少なくとも一方の領域下にpn接合が埋め込まれ、該pn接合を形成するp層およびn層の空乏化される幅をそれぞれXp(cm)およびXn(cm)とし、該p層および該n層の不純物濃度の傾きを、それぞれAp(/cm4)およびAn(/cm4)として、これらの定数の間に、4.3×1012/cm2≧An・Xn2=Ap・Xp2の関係が成立する如く、上記p層と上記n層の不純物濃度の分布が設定されてなることを特徴とする半導体装置。

IPC (2件)：

H01L 29/784 ,  H01L 27/10 311

FI (2件)：

H01L 29/78 301 S ,  H01L 29/78 301 X