特許

J-GLOBAL ID：200903069991134617

半導体記憶装置の製造方法

発明者： 原 英樹
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 藤巻 正憲
公報種別：公開公報
出願番号（国際出願番号）：特願平11-012541
公開番号（公開出願番号）：特開2000-216270
出願日： 1999年01月20日
公開日（公表日）： 2000年08月04日
要約：

【要約】【課題】 トレンチ側面に不純物を導入することにより、ソース拡散層抵抗の増加を防ぐことができる半導体記憶装置の製造方法を提供する。【解決手段】 コントロールゲート配線7間のソース形成予定領域が開口したレジストパターン8を形成する工程と、レジストパターン8及びコントロールゲート配線7をマスクとしてトレンチ分離絶縁膜3をエッチング除去してトレンチ3aを露出させる工程と、レジストパターン8及びコントロールゲート配線7をマスクとして半導体基板1に実質的に垂直にイオン注入することによりソース拡散層9aを形成する工程と、レジストパターン8を除去した後コントロールゲート配線7をマスクとして半導体基板1に実質的に垂直にイオン注入することによりソースドレイン拡散9層を形成する工程と、コントロールゲート配線7の側壁に側壁絶縁膜10を形成する工程と、コントロールゲート配線7及び側壁絶縁膜10をマスクとして回転イオン注入することによりトレンチ3aの側面にもソース拡散層9aを形成する工程と、を有する。

請求項（抜粋）：

半導体基板の表面に複数個のトレンチ分離絶縁膜を相互間に適長間隔をおいて形成する工程と、前記トレンチ分離絶縁膜に挟まれた領域の上方に選択的に浮遊ゲート電極を形成する工程と、この浮遊ゲート電極を覆う層間絶縁膜を形成する工程と、前記浮遊ゲート電極の上方に前記トレンチ分離絶縁膜が延びる方向に交差する方向に延びる複数個のコントロールゲート配線を形成する工程と、前記コントロールゲート配線間のソース形成予定領域が開口したレジストパターンを形成する工程と、前記レジストパターン及び前記コントロールゲート配線をマスクとして前記トレンチ分離絶縁膜をエッチング除去してトレンチを露出させる工程と、前記レジストパターン及び前記コントロールゲート配線をマスクとして前記半導体基板に実質的に垂直にイオン注入することによりソース拡散層を形成する工程と、前記レジストパターンを除去した後前記コントロールゲート配線をマスクとして前記半導体基板に実質的に垂直にイオン注入することによりソースドレイン拡散層を形成する工程と、前記コントロールゲート配線の側壁に側壁絶縁膜を形成する工程と、前記コントロールゲート配線及び前記側壁絶縁膜をマスクとして回転イオン注入することにより前記トレンチの側面にもソース拡散層を形成する工程と、を有することを特徴とする半導体記憶装置の製造方法。

IPC (4件)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115

FI (2件)：

H01L 29/78 371 ,  H01L 27/10 434

Fターム (20件)：

5F001AA25 ,  5F001AB08 ,  5F001AD12 ,  5F001AD15 ,  5F001AD60 ,  5F001AE50 ,  5F001AG10 ,  5F001AG12 ,  5F083EP02 ,  5F083EP23 ,  5F083EP55 ,  5F083EP70 ,  5F083ER22 ,  5F083GA02 ,  5F083JA04 ,  5F083JA35 ,  5F083JA39 ,  5F083JA53 ,  5F083NA01 ,  5F083PR37