特許
J-GLOBAL ID：200903070012261679
信号処理回路
発明者：
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出願人/特許権者：
代理人 (1件)：
磯村 雅俊
公報種別：公開公報
出願番号（国際出願番号）：特願平4-268262
公開番号（公開出願番号）：特開平6-120782
出願日： 1992年10月07日
公開日（公表日）： 1994年04月28日
要約：
【要約】【目的】 ハ-フラッチ回路等の信号処理回路において、速度性能を低下させることなく、消費電力を低減させる。【構成】 クロックの振幅を通常ゲ-トの信号振幅よりも低くしたクロック駆動回路を設けて、このクロック駆動回路によりラッチ回路のクロックに駆動されるトランジスタのうち、PMOSとNMOSのトランジスタを独立に駆動させる。すなわち、印加デ-タは通常ゲ-トと同じ振幅を印加する一方、クロック信号のみを通常ゲ-トの信号振幅よりも小さい振幅を印加することにより、消費電力を減少させる。
請求項（抜粋）：
CMOS半導体集積回路で構成される信号処理回路において、pチャネルMOSトランジイタにクロックを供給する第1のクロック駆動回路と、nチャネルMOSトランジスタにクロックを供給する第2のクロック駆動回路とを備え、上記第1および第2のクロック駆動回路のクロック信号の振幅を通常論理ゲ-トの信号振幅よりも小さくしたことを特徴とする信号処理回路。
IPC (2件)：
引用特許：
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