特許
J-GLOBAL ID：200903070055828940
バスサイクルタイムコントロール回路およびバスサイクル処理方法
発明者：
出願人/特許権者：
代理人 (1件)：
小林 将高
公報種別：公開公報
出願番号（国際出願番号）：特願平6-280167
公開番号（公開出願番号）：特開平8-137783
出願日： 1994年11月15日
公開日（公表日）： 1996年05月31日
要約：
【要約】【目的】 各デバイスの特性を有効に活用することができるとともに、マージンをとりすぎるというような無駄を省き最適なアクセススピードでシステムを動作させることができる。【構成】 CPU1およびメモリ2の周囲温度および前記CPU1に通電される電源電圧に基づいて現在の使用環境状態におけるCPU1とメモリ2とで高速アクセス可能なアクセススピードを判断し、アクセススピードデータに基づいてウエイトコントロール手段3がバスサイクルに最適なウエイト数となるように前記バスサイクルに挿入するウエイト数を可変制御する構成を特徴とする。
請求項（抜粋）：
CPUがメモリデバイスに対するバスサイクルのタイミングを制御するバスサイクルタイムコントロール回路において、前記CPUおよび前記メモリデバイスの周囲温度および前記CPUに通電される電源電圧に基づいて現在の使用環境状態におけるCPUとメモリとで高速アクセス可能なアクセススピードを判断する判断手段と、前記判断手段が判断したアクセススピードデータに基づいて前記バスサイクルに最適なウエイト数となるように前記バスサイクルに挿入するウエイト数を可変制御する制御手段とを具備したことを特徴とするバスサイクルタイムコントロール回路。
IPC (2件)：
G06F 13/16 520
, G06F 13/42 350
