特許
J-GLOBAL ID：200903070063735870
半導体メモリセル及びその製造方法並に半導体メモリセルのキャパシタ製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
中村 純之助 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-002639
公開番号（公開出願番号）：特開平7-283327
出願日： 1995年01月11日
公開日（公表日）： 1995年10月27日
要約：
【要約】【目的】狭い領域に大容量のキャパシタを形成した高集積度半導体メモリセル及びその製造方法並に半導体メモリセルのキャパシタ製造方法を提供。【構成】基板21に穴を形成、不純物を含有する第1物質膜を充填、熱処理を施して穴側面に不純物拡散領域23を形成、第1物質膜を除去する工程、全面に第1絶縁膜と第2絶縁膜を蒸着、エッチングして穴内に側壁を形成する工程、第1導電膜を蒸着およびエッチングバックして穴内に第1導電膜の柱を形成、側壁をエッチングで除去してプレート電極26′を形成する工程、プレート電極上に誘電膜28を形成、第2導電膜を蒸着してノード電極33を形成する工程、ノード電極33をビット線41へ接続するトランジスタを形成する工程、とを含んでなる半導体メモリセルの製造方法と半導体メモリセル並に半導体メモリセルのキャパシタ製造方法からなる。
請求項（抜粋）：
(1)半導体基板内に穴を形成し、上記穴内に不純物を含有する第1物質膜を充填した後、熱処理を施して上記第1物質膜に含まれる上記不純物を上記穴の側面に拡散させ、上記第1物質膜が充填された上記穴と接する上記半導体基板内に不純物拡散領域を形成した後、上記第1物質膜を全て除去する工程と、(2)上記半導体基板の全面に第1絶縁膜および第2絶縁膜を一定厚さで蒸着し、上記第2絶縁膜及び上記第1絶縁膜に異方性乾式エッチングを施して上記穴内に側壁を形成する工程と、(3)第1導電膜を一定厚さで蒸着およびエッチングバックして上記穴内部に上記第1導電膜の柱を形成した後、上記側壁を等方性エッチングで除去してプレート電極を形成する工程と、(4)上記プレート電極の表面にキャパシタ誘電膜を形成した後、第2導電膜を蒸着してキャパシタのノード電極を形成する工程と、(5)上記キャパシタの上記ノード電極をそのビット線へ接続するトランジスタを形成する工程と、を含んでなる半導体メモリセルの製造方法。
IPC (4件)：
H01L 21/8242
, H01L 27/108
, H01L 27/04
, H01L 21/822
H01L 27/10 325 D
, H01L 27/04 C
