特許
J-GLOBAL ID：200903070115361540
半導体装置及びその製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
前田 実
公報種別：公開公報
出願番号（国際出願番号）：特願平9-117956
公開番号（公開出願番号）：特開平10-308498
出願日： 1997年05月08日
公開日（公表日）： 1998年11月17日
要約：
【要約】【課題】 DRAMのメモリセルコンタクトの面積を大きくすることができるCsキャパシタ及びその製造方法を提供する。【解決手段】 電極4上にSi3N4膜5及びサイドウォール6を有し、選択性エッチングにより層間膜7、10を貫いて開孔部11が形成されている。Si3N4膜5、サイドウォール6はエッチングされずに残り、基板1が露出した開孔部11の面積は、その上部の開孔部12の面積より小さくなっている。
請求項（抜粋）：
半導体基板と、該半導体基板上に形成され、第1の方向に延在するゲート電極と、該ゲート電極上及びゲート電極側壁に形成され、絶縁性を有する第1の保護層と、該第1の保護層を含む前記半導体基板上に形成され、第1の保護層及び前記半導体基板に至る開口部を有し、エッチングの際、第1の保護層に対して選択性を有する層間絶縁層と、前記開口部内に形成されたキャパシタとを有することを特徴とする半導体装置。
IPC (2件)：
H01L 27/108
, H01L 21/8242
