特許
J-GLOBAL ID：200903070119179592

半導体集積回路素子の設計システム、プログラム、記録媒体、及び、半導体集積回路素子の設計方法

発明者：
関戸 裕治

関戸 裕治 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について

, 
富士通ヴィエルエスアイ株式会社

富士通ヴィエルエスアイ株式会社 について


代理人 (1件)： 山中 郁生 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-057530
公開番号（公開出願番号）：特開2003-256489
出願日： 2002年03月04日
公開日（公表日）： 2003年09月12日
要約：
【要約】【課題】 デカップリングコンデンサを有する半導体集積回路素子を容易に設計できる設計システム、プログラム、記録媒体、及び、設計方法を提供する。【解決手段】 ICチップ100となる素子領域に入出力ブロック110を配置し、アナログ信号回路ブロック120等を配置する。これらの領域に属さない空き領域115のうち、容量挿入領域160等に単位容量セル10aを格子状に配置する。入出力ブロック110とアナログ信号回路ブロック120等との間にアナログ配線170を配置し、ビア導体173,174により容量挿入領域160の単位容量セル10aを電源,GND電位の配線171,172に接続する。その後、ユニットセル180を配置し、ユニットセル間や入出力ブロック110とメモリブロック140等とを結ぶ配線190を配置する。さらに、ビア導体により容量挿入領域161等の単位容量セル10aを電源,GND配線191,192に接続する。
請求項（抜粋）：
入出力ブロックの配置を決定する入出力ブロック配置手段と、アナログ信号回路ブロックを含むすべての機能ブロックの配置を決定する機能ブロック配置手段と、第1電源電位とされる第1電極と誘電体層とこの誘電体層を介して上記第1電極に対向し第2電源電位とされる第2電極とからなる単位キャパシタを含む単位容量セルであって、この単位容量セル同士を隣接して配置したときに、隣り合う上記単位容量セル間で、上記第1電極同士を電気的に接続でき、上記第2電極同士を電気的に接続できる接続配線パターンを有する単位容量セルを示す単位容量セルブロックを、上記素子領域内の上記入出力ブロック及び上記機能ブロックに属さない空き領域のうち、少なくとも上記入出力ブロックと上記アナログ信号回路ブロックとの間隙に、複数互いに隣接して配置する単位容量セル配置手段と、上記入出力ブロックと上記アナログ信号回路ブロックとの配線の配置を決定するアナログ配線配置手段と、上記配線のうち、上記第1電源電位とされる少なくとも1本の第1電源配線から延びて上記第1電極と電気的に接続する少なくとの1つの第1ビア導体、及び、上記配線のうち、上記第2電源電位とされる少なくとも1本の第2電源配線から延びて上記第2電極と電気的に接続する少なくとも1つの第2ビア導体の配置を決定するビア導体配置手段と、を備える半導体集積回路素子の設計システム。
IPC (5件)：
G06F 17/50 658 ,  G06F 17/50 652 ,  H01L 21/82 ,  H01L 21/822 ,  H01L 27/04
FI (8件)：
G06F 17/50 658 V ,  G06F 17/50 652 A ,  H01L 21/82 L ,  H01L 21/82 C ,  H01L 27/04 C ,  H01L 27/04 H ,  H01L 27/04 A ,  H01L 21/82 D
Fターム (26件)：
5B046AA08 ,  5B046BA04 ,  5F038AC03 ,  5F038AC12 ,  5F038BH03 ,  5F038BH19 ,  5F038CA07 ,  5F038CA17 ,  5F038CD02 ,  5F038CD14 ,  5F038EZ09 ,  5F038EZ20 ,  5F064CC12 ,  5F064CC23 ,  5F064DD02 ,  5F064DD03 ,  5F064DD05 ,  5F064DD13 ,  5F064DD14 ,  5F064DD24 ,  5F064DD25 ,  5F064DD31 ,  5F064EE02 ,  5F064EE43 ,  5F064EE52 ,  5F064HH06
引用特許：
審査官引用 (4件)
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