特許
J-GLOBAL ID：200903070176502642
半導体集積回路装置の設計方法
発明者：
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出願人/特許権者：
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代理人 (1件)：
大日方 富雄
公報種別：公開公報
出願番号（国際出願番号）：特願平7-079061
公開番号（公開出願番号）：特開平8-278992
出願日： 1995年04月04日
公開日（公表日）： 1996年10月22日
要約：
【要約】【目的】 格子状の電源配線を有するゲートアレイにおいて、1つの枝配線に接続可能な論理セルの数を増やし、レイアウト設計の自由度を高める。【構成】 LSIチップ上に形成される格子状電源配線の枝配線に接続される論理セルのレイアウトの良否を判定する際に、予め各論理セルのノイズ係数を算定しておいて、レイアウト設計により得られた配置配線情報に基づいて各論理セルの動作タイミングを認識するとともに、上記1つの枝配線に接続することとした複数の論理セルを同時動作するセルグループに分け、各セルグループごとにそれが動作したときに上記電源枝配線に生じ得るノイズ値を算出し、このノイズ値が制限値以上であるか否かに応じて、当該セルレイアウトの可否を判定するようにした。
請求項（抜粋）：
電源配線が格子状に形成され、1つの電源枝配線に複数の論理セルが接続されているとともに、マスタスライス方式の配線形成によって各論理セル間が接続されて所望の論理機能が実現されるようにした半導体集積回路装置のレイアウト設計方法において、論理セルの動作に応じて枝配線に生じ得るノイズの大きさを表す係数を各論理セル毎に予め算定しておくとともに、レイアウト設計により得られた配置配線情報に基づいて各論理セルの動作タイミングを認識し、上記1つの電源枝配線に接続することとした複数の論理セルを同時動作するセルグループに分け、各セルグループごとにそれが動作したときに上記電源枝配線に生じ得るノイズ値を算出し、このノイズ値が制限値以上であるか否かに応じて、当該セルレイアウトの可否を判定するようにしたことを特徴とする半導体集積回路装置の設計方法。
FI (3件)：
G06F 15/60 658 T
, G06F 15/60 658 K
, G06F 15/60 658 U
