特許
J-GLOBAL ID：200903070192814336
積層構造体の形成方法及びその方法を使用した半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
グローバル・アイピー東京特許業務法人
公報種別：公開公報
出願番号（国際出願番号）：特願2005-096988
公開番号（公開出願番号）：特開2006-278817
出願日： 2005年03月30日
公開日（公表日）： 2006年10月12日
要約：
【課題】 複数のチップを積層した半導体装置の製造方法において、積層工程でチップ間のバンプに印加される応力を低減する半導体装置の製造方法を提供する。【解決手段】 ウェハ20の回路形成領域14と同一の平面寸法D2を有するチップ8を該回路形成領域14に積層する。その後、該回路形成領域14の周囲領域2上に第1のアンダーフィル4を供給し、毛細管現象で、回路形成領域14とチップ8との間隙に該アンダーフィル4を注入する。その後、該アンダーフィル4を硬化する。更に、ウェハ20をダイシングして、回路形成領域14を含むチップ1と、チップ8と、該アンダーフィルとを含むチップブロック100を形成する。よって、このチップブロック100が、後の積層工程における積層の対象となっても、硬化された該アンダーフィル4がチップ1とチップ8との間隙に介在しているので、チップ1とチップ8との間のバンプ3に印加される応力が低減される。【選択図】 図2
請求項（抜粋）：
第1の回路形成領域と、前記第1の回路形成領域の周囲を囲むよう延在する第1の周囲領域と、を含むウェハを用意する工程と、
前記第1の回路形成領域と実質同一の平面寸法を有する第1のチップを、前記第1の回路形成領域に積層する工程と、
前記第1の周囲領域上から、前記第1の回路形成領域と前記第1のチップとの第1の間隙に、第1のアンダーフィルを注入する工程と、
を含む積層構造体の形成方法。
IPC (3件)：
H01L 25/18
, H01L 25/07
, H01L 25/065
出願人引用 (2件)
審査官引用 (6件)
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