特許

J-GLOBAL ID：200903070212665014

DRAMのメモリセル酸化膜のストレステスト方法

発明者： ロナルド ティー. テイラー
出願人/特許権者： エスティーマイクロエレクトロニクス,インコーポレイテッド
代理人 (1件)： 小橋 一男 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-356179
公開番号（公開出願番号）：特開2000-188000
出願日： 1999年12月15日
公開日（公表日）： 2000年07月04日
要約：

【要約】【課題】 ストレステスト期間中に各メモリセルにおけるメモリセルコンデンサの酸化膜へ最大でVDDのより高い電圧を印加させることを可能としたDRAMのストレステスト方法を提供する。【解決手段】 本発明によれば、DRAMの各センスアンプを分離状態とさせ、各プレチャージ電圧及び半ビット線を接地させ、且つ各ワード線ブースト(昇圧)回路をディスエーブルさせるか又は従来のDRAMにおいて到達していた超高電圧レベルより低い電圧レベルをワード線上に維持するようにより低い電圧レベルで動作すべく設定させた状態で、ストレステストを行う。本発明によれば、メモリセルのメモリセルコンデンサを、基本的に、センスアンプから分離させることを可能とし、且つワード線ブースト回路をディスエーブルさせることを可能とし、従って従来のDRAMのストレステストにおいて使用されていたものよりもより低い電源及びワード線電圧レベルで独立的にストレステストを行うことを可能としている。

請求項（抜粋）：

各々がメモリセル基準ノードvplateを具備するメモリセルであって直線的な順番に配列されてビット線を形成しており且つ対毎にグループ化されており第一組の交互のワード線がメモリセルを半ビット線btへ接続し且つ第二組の交互のワード線がメモリセルを半ビット線bcへ接続させるメモリセルと、プレチャージ電圧ノードvbeqを具備するプレチャージ装置と、isoノードを具備する分離装置と、センスアンプと、ビット線プレチャージイネーブルノードpbltと、Xデコーダ装置と、ワード線クロックノードrclkと、YSイネーブル/ディスエーブル信号を発生する(Y選択)装置とを有するフォールド型ビット線DRAMのメモリセル酸化膜のストレステスト方法において、(a)(i)前記DRAMをメモリセル酸化膜ストレステストモードへ駆動し、(ii)vbeq線を前記テストモードにおいてGNDへ初期化させ、(iii)pblt線をその活性状態に維持して全ての半ビット線bt及びbcをvbeq線へ接続させ、(iv)isoノード上の全てのYS信号及びiso信号をGNDへ初期化させることによって前記センスアンプを前記ビット線から分離させ、(v)テスト制御回路によってvplateノードをGNDへ駆動する、ことによって前記メモリアレイにおいてバイアス電流が流れないように前記メモリセルヘ接続されている全てのノードをGNDへ初期化させ、(b)rclk及び前記ワード線のみがVDDへ駆動されるようにワード線ブースト回路をディスエーブルさせ、(c)1つ又はそれ以上のワード線を活性化させ、(d)vplateノードをVDD/2より大きく且つ特定した信頼性基準を満足しないセルを短絡させるように計算されている所定のストレステスト電圧へ駆動する、上記各ステップを有していることを特徴とする方法。

IPC (2件)：

G11C 29/00 671 ,  G11C 11/401

FI (2件)：

G11C 29/00 671 F ,  G11C 11/34 371 A