特許

J-GLOBAL ID：200903070265779500

半導体集積回路装置

発明者： 宮田 知伸
出願人/特許権者： 富士通株式会社 ,  富士通ヴイエルエスアイ株式会社
代理人 (1件)： 恩田 博宣
公報種別：公開公報
出願番号（国際出願番号）：特願平3-303633
公開番号（公開出願番号）：特開平5-144281
出願日： 1991年11月19日
公開日（公表日）： 1993年06月11日
要約：

【要約】【目的】半導体集積回路装置に関し、切替制御回路部の貫通電流を抑え消費電力の低減を図るとともに貫通電流に基づくラッチアップ等の発生を防止することを目的とする。【構成】電源電圧VCC又は該電源電圧VCCより高電位となる書込電源電圧VPPを切り替えて出力する電源切替回路部2と、PMOS及びNMOSトランジスタT1,T2とから構成され、両MOSトランジスタT1,T2の相反するオン・オフ動作に基づいて電源切替回路部2を駆動制御する切替制御回路部3と、電源電圧VCCと書込電源電圧VPPを比較し、書込電源電圧VPPが高電位になったとき切替制御回路部3のNMOSトランジスタT2をオンからオフさせる比較回路部1と、比較回路部1の検出信号を入力し、切替制御回路部3のNMOSトランジスタT2がオフまたはオフした後に切替制御回路部3のPMOSトランジスタT1をオフからオンさせるタイミング回路部4とを備えた。

請求項（抜粋）：

第1の電源電圧(VCC)と、その第1の電源電圧(VCC)とそれより高い電位の間で変化する第2の電源電圧(VPP)を入力し、その第1の電源電圧(VCC)と第2の電源電圧(VPP)を切り替えて出力する電源切替回路部(2)と、PチャネルMOSトランジスタ(T1)とNチャネルMOSトランジスタ(T2)とから構成され、両MOSトランジスタ(T1,T2)の相反するオン・オフ動作に基づいて前記電源切替回路部(2)を駆動制御する切替制御回路部(3)と、第1の電源電圧(VCC)と第2の電源電圧(VPP)を比較し、第2の電源電圧(VPP)が高電位になったことを検出し、その検出信号に基づいて前記切替制御回路部(3)のNチャネルMOSトランジスタ(T2)をオンからオフさせる比較回路部(1)と、前記比較回路部(1)の検出信号を入力し、検出信号に基づいて前記切替制御回路部(3)のNチャネルMOSトランジスタ(T2)がオフまたはオフした後に前記切替制御回路部(3)のPチャネルMOSトランジスタ(T1)をオフからオンさせるタイミング回路部(4)とを備えたことを特徴とする半導体集積回路装置。

IPC (2件)：

G11C 16/06 ,  H01L 27/10 481