特許
J-GLOBAL ID:200903070308169530

半導体装置及び製造方法

発明者:
出願人/特許権者:
代理人 (1件): 作田 康夫
公報種別:公開公報
出願番号(国際出願番号):特願2001-358656
公開番号(公開出願番号):特開2003-158241
出願日: 2001年11月26日
公開日(公表日): 2003年05月30日
要約:
【要約】 (修正有)【課題】nチャネル型電界効果トランジスタとpチャネル型電界効果トランジスタを有する半導体装置において、ドレイン電流特性に優れた信頼性の高い半導体装置を提供する。【解決手段】nチャネル型電界効果トランジスタが形成されるアクティブの溝側壁にシリコン窒化膜を設け、さらにpチャネル型電界効果トランジスタのアクティブの溝側壁にはチャネル方向と垂直方向のみシリコン窒化膜を設ける。
請求項(抜粋):
半導体基板主表面に溝を形成して、その内部に絶縁膜を埋め込んだフィールド領域と、前記フィールド領域に隣接する複数のアクティブ領域を有し、前記アクティブ領域は、n型電界効果型トランジスタが形成された第一のアクティブ領域と、p型電界効果型トランジスタが形成された第二のアクティブ領域と、を備え、前記第一のアクティブ領域に隣接する前記フィールド領域における前記溝の前記第一のアクティブ側の溝側面であって、前記n型電界効果型トランジスタのソースとドレインを結ぶ方向に位置する前記溝側面に前記溝の半導体基板の酸化を抑制する酸化防止膜を有し、前記第二のアクティブ領域に隣接する前記フィールド領域における前記溝の前記第二のアクティブ側の溝側面であって、前記p型電界効果型トランジスタのソースとドレインを結ぶ方向に位置する前記溝側面に前記酸化防止膜を非設置とすることを特徴とする半導体装置。
IPC (7件):
H01L 27/08 331 ,  H01L 21/76 ,  H01L 21/822 ,  H01L 21/8238 ,  H01L 27/04 ,  H01L 27/092 ,  H01L 27/10 481
FI (5件):
H01L 27/08 331 A ,  H01L 27/10 481 ,  H01L 21/76 L ,  H01L 27/04 A ,  H01L 27/08 321 C
Fターム (34件):
5F032AA35 ,  5F032AA45 ,  5F032AA46 ,  5F032AA70 ,  5F032AA77 ,  5F032BA01 ,  5F032CA17 ,  5F032DA02 ,  5F032DA25 ,  5F032DA28 ,  5F032DA78 ,  5F038CA02 ,  5F038CA05 ,  5F038DF01 ,  5F038DF05 ,  5F038EZ20 ,  5F048AA04 ,  5F048AB04 ,  5F048AB10 ,  5F048AC03 ,  5F048BA10 ,  5F048BA14 ,  5F048BB05 ,  5F048BC03 ,  5F048BC18 ,  5F048BE03 ,  5F048BG01 ,  5F048BG03 ,  5F048BG14 ,  5F083AD00 ,  5F083BS00 ,  5F083GA01 ,  5F083LA03 ,  5F083NA01
引用特許:
審査官引用 (3件)

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