特許
J-GLOBAL ID：200903070334026179
MOSトランジスタの製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
志賀 富士弥 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-148856
公開番号（公開出願番号）：特開平8-018042
出願日： 1994年06月30日
公開日（公表日）： 1996年01月19日
要約：
【要約】【目的】 小型で且つ工程数の少ない、パンチスルーの発生を抑制したMOSトランジスタの製造方法を提供する。【構成】 シリコン基板11の表面にゲート幅寸法の凹部12を形成する。この凹部12の内面に酸化膜13をCVD法にて堆積させた後、エッチバックを行い、続いて熱酸化を行って酸化膜14を形成する。その後、ポリシリコン膜15を凹部12内に埋め込みゲート電極を形成し、このゲート電極(ポリシリコン膜15)をマスクに、イオン注入を行って低濃度層16、17とソース・ドレイン18、19を形成する。これにより、サイドウォールのない小型のMOSトランジスタの製造が可能となる。
請求項（抜粋）：
半導体基体の表面にゲート幅の凹部を形成する工程と、該凹部の内側面に沿って薄い絶縁膜層を形成する工程と、該凹部にゲート電極材料を充填する工程と、該半導体基体の該凹部を挟む部分の、表層に不純物濃度の高いソース・ドレインを形成し、該ソース・ドレインの下層に不純物濃度の低い低濃度層を形成する工程と、を備えることを特徴とするMOSトランジスタの製造方法。
引用特許：
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