特許

J-GLOBAL ID：200903070362119000

半導体集積回路装置の製造方法

発明者： 大湯 静憲 ,  只木 ▲芳▼▲隆▼
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平9-286580
公開番号（公開出願番号）：特開平11-121715
出願日： 1997年10月20日
公開日（公表日）： 1999年04月30日
要約：

【要約】【課題】 DRAMを有する半導体集積回路装置において、メモリセル選択用MISトランジスタのソース・ドレイン領域下に電界緩和用の半導体領域を形成する際の欠陥発生を抑制しながら、電界緩和能力を向上させる。【解決手段】 メモリセル選択用MOS・FETのゲート電極14Aを形成した後であってゲート電極14Aの側面にサイドウォールスペーサを形成する前に、半導体基板1においてソース・ドレイン用のn型半導体領域19の下層に、電界緩和用の半導体領域FMを形成するための不純物イオンを打ち込む。

請求項（抜粋）：

メモリセル選択用MISトランジスタと、これに直列に接続された情報蓄積用容量素子とで構成されるDRAMのメモリセルを半導体基板に複数設けている半導体集積回路装置の製造方法であって、(a)前記半導体基板上にゲート絶縁膜を形成した後、そのゲート絶縁膜上に前記メモリセル選択用MISトランジスタを含むMISトランジスタのゲート電極を形成する工程と、(b)前記ゲート電極形成後であって前記ゲート電極の側面に側壁絶縁膜部を形成する前の半導体基板における前記メモリセルの形成領域に、前記ゲート電極をマスクとして、前記メモリセル選択用MISトランジスタのソース・ドレイン領域形成用の不純物を導入する工程と、(c)前記ゲート電極形成後であって前記ゲート電極の側面に側壁絶縁膜部を形成する前の半導体基板における前記メモリセルの形成領域に、前記ゲート電極をマスクとして、前記メモリセル選択用MISトランジスタのソース・ドレイン領域と同一導電形の電界緩和用の不純物を導入する工程とを有することを特徴とする半導体集積回路装置の製造方法。

IPC (5件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 29/78

FI (4件)：

H01L 27/10 681 F ,  H01L 27/08 321 G ,  H01L 27/10 621 C ,  H01L 29/78 301 S