特許

J-GLOBAL ID：200903070407296994

テスト信号発生回路

発明者： 橋本 義仁
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 松浦 兼行
公報種別：公開公報
出願番号（国際出願番号）：特願平8-341330
公開番号（公開出願番号）：特開平10-186009
出願日： 1996年12月20日
公開日（公表日）： 1998年07月14日
要約：

【要約】【課題】 従来は、動作試験のクロック周波数は高周波パルスパターン発生器の性能で制限され、被測定回路の最大性能領域での高速動作試験を行うことができず、また、テスト信号発生回路の占有する面積が大きく、消費電力も大きい。【解決手段】 テスト信号発生回路は、第1ビット目のテスト信号発生部11から第3ビット目のテスト信号発生部13までの3ビット分のテスト信号発生部11〜13からなる。テスト信号発生部11〜13は、それぞれテスト信号出力端子21〜23と、電源入力端子31〜33とを有し、電源入力端子31〜33がテスト信号発生回路の電源入力端子4に共通に接続されている。テスト信号発生部11は一つのラッチゲートからなり、テスト信号発生部12及び13は、それぞれ複数のラッチゲートからなるフィードバックシフトレジスタから構成されており、外部からの信号入力が不要で、全体として3ビットのテスト信号を周期的に発生する。

請求項（抜粋）：

複数ビットのテスト信号を構成する各ビットのテスト信号を、それぞれ別々に複数個のテスト信号発生部から発生するテスト信号発生回路であって、前記複数のテスト信号発生部のそれぞれを、1個のラッチゲート又は複数個のラッチゲートからなるフィードバックシフトレジスタで構成すると共に、各テスト信号発生部をそれぞれ構成しているラッチゲートのクロック端子を外部の高周波電源入力端子に共通接続し、かつ、該各テスト信号発生部をそれぞれ構成しているラッチゲートのうち所定の一のラッチゲートの信号出力端子を1ビットのテスト信号出力端子に接続したことを特徴とするテスト信号発生回路。

IPC (3件)：

G01R 31/3183 ,  H01L 39/22 ZAA ,  H03K 3/78

FI (3件)：

G01R 31/28 Q ,  H01L 39/22 ZAA K ,  H03K 3/78