キャッシュメモリ装置

発明者： , ,
出願人/特許権者：
代理人 (1件)：作田康夫
公報種別：公開公報
出願番号（国際出願番号）：特願2001-327105
公開番号（公開出願番号）：特開2003-131945
出願日： 2001年10月25日
公開日（公表日）： 2003年05月09日
要約：

【要約】【課題】セットアソシアティブ方式のキャッシュは、キャッシュのヒット率が高いが、消費電力が大きいという問題点がある。しかし、プロセッサが実行する処理の中には、ヒット率を下げてでも消費電力を下げたい場合がある。通常のセットアソシアティブ方式のキャッシュでは、このような要求には対応出来ない。【解決手段】本発明ではモードレジスタを用意し、その内容によりキャッシュのウェイ数を切り換える。セットアソシアティブモードでは全てのウェイをアクセスし、各ウェイのヒット判定結果を元に使用するウェイを決定する。ダイレクトマップモードでは、キャッシュアクセスアドレスの一部を用いて使用するウェイを選択する。

請求項（抜粋）：

複数のウェイから構成されるセットアソシアティブ方式のキャッシュにおいて、通常のセットアソシアティブ方式のキャッシュとして動作するモードの他に、キャッシュに対するアクセスアドレスの一部を用いてアクセス対象のウェイを指定するモードを設けたことを特徴とするキャッシュメモリ装置。

IPC (3件)：

G06F 12/08 579 , G06F 12/08 507 , G06F 12/08 511

FI (3件)：

G06F 12/08 579 , G06F 12/08 507 E , G06F 12/08 511 E

Fターム (5件)：

5B005JJ21 , 5B005MM01 , 5B005NN31 , 5B005TT02 , 5B005UU41

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