特許
J-GLOBAL ID：200903070465128864
複合IC試験装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
草野 卓 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-156925
公開番号（公開出願番号）：特開平11-002657
出願日： 1997年06月13日
公開日（公表日）： 1999年01月06日
要約：
【要約】【課題】 メモリとロジック回路を混載したICを同一のテストトレイに搭載した状態のままメモリ部分のテストとロジック部分のテストを実行する複合IC試験装置を提供する。【解決手段】 この発明ではハンドラ内部では被試験ICを全てテストトレイに乗せ替え、テストトレイに搭載した状態のままテストを行なう型式のIC試験装置において、テストトレイの順路にメモリテスト用テストヘッドと、ロジックテスト用テストヘッドとを並設し、これらメモリテスト用テストヘッドとロジックテスト用テストヘッドによりICに内蔵したメモリ部分とロジック部分とを同一テストトレイに搭載した状態のままテストできるように構成した。
請求項（抜粋）：
テストトレイを所定の順路に従って循環させ、順路の途中に設けられたテストヘッドにおいて、上記テストトレイに搭載した状態にある被試験ICをテストトレイに搭載した状態のままテストし、そのテスト結果をテストトレイに付した識別番号と、テストトレイ内の各IC搭載位置に付したアドレスに従って管理する構成としたIC試験装置において、上記テストトレイの順路にメモリテスト用テストヘッドと、ロジックテスト用テストヘッドを設け、各テストヘッドにより、上記テストトレイに搭載した被試験ICのメモリ部分とロジック部分とを同一のテストトレイに搭載した状態のままテストする構成としたことを特徴とする複合IC試験装置。
IPC (2件)：
FI (2件)：
G01R 31/26 Z
, H05K 13/00 Z
