特許
J-GLOBAL ID：200903070480812623
1チップマイクロコンピュータ
発明者：
出願人/特許権者：
代理人 (1件)：
西村 征生
公報種別：公開公報
出願番号（国際出願番号）：特願平10-097287
公開番号（公開出願番号）：特開平11-296392
出願日： 1998年04月09日
公開日（公表日）： 1999年10月29日
要約：
【要約】 (修正有)【課題】 ECCデータ作成時におけるユーザの作業負担を軽減することができるとともに、ECCデータに基づくEEPROM書き込み時間の増加がなく、かつ、メモリ容量を削減できる1チップマイクロコンピュータを提供する。【解決手段】 開示される1チップマイクロコンピュータは、ユーザデータからECCデータを生成するためのプログラムを格納したファームROM5と、EEPROM8に対するユーザデータとECCデータとの書き込みを制御するEEPROM制御回路7とを備え、CPU2がユーザデータからファームROM5のプログラムによって生成したECCデータともとのユーザデータとを、EEPROM制御回路7の制御に応じてEEPROM8のユーザデータ領域83とECCデータ領域84とに格納し、ユーザデータ領域83のユーザデータとECCデータ領域84のECCデータとを読み出して誤り訂正の処理を順次行うように構成されいる。
請求項（抜粋）：
ユーザデータと該ユーザデータに対応するECCデータとを格納するEEPROMを備え、該ユーザデータとECCデータとから誤り訂正を行ったユーザデータを発生するように構成されている1チップマイクロコンピュータにおいて、ユーザデータからECCデータを生成するためのプログラムを格納した記憶手段と、前記EEPROMに対するユーザデータとECCデータとの書き込みを制御する制御手段とを備え、CPUがユーザデータから該記憶手段のプログラムによって生成したECCデータともとのユーザデータとを、前記制御手段の制御に応じて前記EEPROMのユーザデータ領域とECCデータ領域とに格納し、該ユーザデータ領域のユーザデータとECC領域のECCデータとを読み出して誤り訂正の処理を順次行うように構成されてなることを特徴とする1チップマイクロコンピュータ。
IPC (3件)：
G06F 11/10 330
, G06F 12/16 320
, G06F 15/78 510
G06F 11/10 330 K
, G06F 12/16 320 F
, G06F 15/78 510 K
