同期型半導体メモリ装置

発明者：
出願人/特許権者：
代理人 (1件)：大塚康徳 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-063325
公開番号（公開出願番号）：特開平10-289579
出願日： 1998年03月13日
公開日（公表日）： 1998年10月27日
要約：

【要約】 (修正有)【課題】活性化される非活性化される2つのカラム選択ライン上の信号の間にオーバラップが発生するのを防止する。【解決手段】少なくとも2つのバンクを持つメモリセルアレイ100と、ブロック選択情報として第1アドレスを、カラム選択情報として第2アドレスを発生するカラムプリデコーダ140を持ち、内部クロック信号のN-1番目で活性化され、カラムに対応する第1アドレスが内部クロック信号のN番目のサイクルの間に活性化される時、カラム非活性化信号を発生するCSLディセーブル回路150を含み、カラムディセーブル回路150は、所定の信号をラッチするラッチ回路と、内部クロック信号に応答してラッチ回路に第1アドレスを伝達するスイッチ回路と、内部クロック信号及びスイッチを通じて印可される第1アドレスを組み合うロジック回路とを含んで、ロジック回路は組合結果によりカラム非活性化信号を出力する。

請求項（抜粋）：

複数のブロックに分割された少なくとも2つのバンクを持つメモリセルアレイであって、前記ブロック各々が複数のローカラムから配列された複数のメモリセルを持つメモリセルアレイと、外部クロック信号に同期された内部クロック信号を発生する手段と、ブロック選択情報として第1アドレスと第2アドレスとを発生するため、前記カラム中の1つをアドレシングするためのカラムアドレスをデコーディングする手段と、所定のカラム非活性化信号に応答して前記内部クロック信号のN-1番目でアドレシングされたカラムを非活性化させた後に、前記内部クロック信号のN番目のサイクルに同期された前記第2アドレスに応答して前記第1アドレスに関連されたブロック内のカラム中の1つを選択する手段と、前記前記内部クロック信号のN-1番目で活性化され、カラムに対応する前記第1アドレスが前記内部クロック信号のN番目のサイクルの間に活性化される時に、前記カラム非活性化信号を発生する手段とを含むことを特徴とする同期型半導体メモリ装置。

IPC (3件)：

G11C 11/407 , G11C 11/413 , G11C 11/401

FI (3件)：

G11C 11/34 362 S , G11C 11/34 J , G11C 11/34 362 H

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